用于宽时钟频率范围命令路径的设备和方法

摘要

本发明公开了用于宽时钟频率范围命令路径的设备和方法。示例设备包含命令解码器和命令定时电路。所述命令解码器配置成接收命令且进一步配置成对所述命令进行解码以提供经解码命令。所述命令定时电路配置成响应于时钟而接收所述经解码命令，且进一步配置成基于指示所述时钟的时钟频率的时钟频率信息而提供具有相对于接收所述经解码命令的延迟的延迟内部命令。所述命令定时电路包含多个命令定时路径。所述多个命令定时路径中的每一个配置成针对相应时钟频率范围将相应延迟提供到所述经解码命令。

说明书

技术领域

本申请涉及存储器，且确切地说，涉及用于宽时钟频率范围命令路径的设备和方法。

背景技术

在半导体存储器中，存储器的恰当操作是基于各种内部命令和时钟的正确定时。例如，在从存储器读取数据时，可能需要基本上同时提供对数据路径电路系统进行计时以提供(例如，输出)读取数据的内部时钟与内部读取命令信号，以恰当地使得所述数据路径电路系统能够输出所述读取数据。如果内部读取命令信号的定时并不在内部时钟使数据路径电路系统在预期时间输出读取数据时启用所述数据路径电路系统，那么可能会无意中忽略读取命令，或由存储器提供的所述读取数据可能不正确(例如，数据与另一读取命令相关联)。预期时间可与存储器的时延设置(例如，读取时延设置)有关。

同样，在将数据写入存储器时，对数据路径电路系统进行计时以锁存写入数据的内部时钟可能需要具备与内部写入命令信号的特定的定时关系，以恰当地使得所述数据路径电路系统能够提供所锁存的写入数据以用于写入存储器。内部命令和时钟的不准确的定时会导致写入命令无意中被忽略或不正确的写入数据被提供到存储器(例如，写入数据与另一写入命令相关联)。可能需要内部时钟的正确定时的命令和用于正确操作的命令的另一实例包含例如裸片上终止启用命令。

通常，命令路径可以提供具有用于时钟频率范围的所要定时的命令。然而，鉴于用于较快半导体存储器的较高时钟频率，常规命令路径的时钟频率范围可能比期望的更有限。修改命令路径的电路可适应更高的时钟频率。然而，修改通常将可接受的时钟频率范围移位而并非增大范围，且因此可能会牺牲较低时钟频率的时钟的可操作性。

发明内容

在一方面，本申请提供一种设备，其包括：命令解码器，其配置成接收命令且进一步配置成对所述命令进行解码以提供经解码命令；以及命令定时电路，其配置成响应于时钟而接收经解码命令且进一步配置成提供具有基于指示所述时钟的时钟频率的时钟频率信息相对于接收所述经解码命令的延迟，所述命令定时电路包含：多个命令定时路径，每个命令定时路径配置成提供对用于相应时钟频率范围的所述经解码命令的相应延迟。

在另一方面中，本申请提供一种设备，其包括：数据输入/输出电路，其配置成响应于由来自命令路径的输出命令启用而提供输出数据或输入数据；以及命令路径，其配置成接收命令，且响应于时钟将输出命令提供到具有相对于接受所述命令的延迟的所述数据输入/输出电路而满足时延设置，其中所述命令路径包含命令定时电路，所述命令定时电路配置成接收所述时钟并使用具有第一时钟频率范围内的时钟频率的所述时钟的第一数目个时钟循环将第一延迟提供到所述命令，且使用具有第二时钟频率范围内的时钟频率的所述时钟的第二数目个时钟循环将第二延迟提供到所述命令，所述第二数目个时钟循环与所述第一数目个时钟循环不同。

在又一方面中，本申请提供一种方法，其包括：对命令进行解码以提供经解码命令；响应于时钟，针对所述时钟的第一时钟频率范围通过第一命令定时路径延迟所述经解码命令；并且针对所述时钟的第二时钟频率范围通过第二命令定时路径延迟所述经解码命令。

附图说明

图1是根据本公开的实施例的设备的框图。

图2是根据本公开的实施例的命令路径的框图。

图3是根据本公开的实施例的命令定时电路的框图。

图4是根据本公开的实施例的命令定时电路的框图。

图5是根据本公开的实施例的命令定时移位电路的框图。

图6是根据本公开的实施例的图5的命令定时移位电路的操作期间的各种信号和时钟的时序图。

具体实施方式

下文阐述某些细节以提供对本公开的实例的充分理解。然而，本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细示出众所周知的电路、控制信号、时序协议和软件操作，以避免对本公开不必要的混淆。另外，例如“耦合(couples和coupled)”的术语意味着两个组件可直接或间接地电耦合。间接耦合可暗指两个组件通过一个或多个中间组件耦合。

下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图式示出本公开的特定方面和实施例的附图。详细描述包含使得本领域技术人员能够实践本公开的实施例的充分的细节。在不脱离本公开的范围的情况下可利用其它实施例，且可以在结构、逻辑和电性上做出改变。本文所公开的各种实施例不一定相互排斥，因为一些公开的实施例可以与一个或多个其它公开的实施例组合形成新的实施例。

图1是根据本公开的实施例的设备的框图。设备可以是半导体装置100，且将如此提及。半导体装置100可包含但不限于动态随机存取存储器(Dynamic random accessmemory，DRAM)装置。在本公开的一些实施例中，半导体装置100可以是集成到单个半导体芯片中的低功率双倍数据速率(Double Data Rate，DDR)(LPDDR)存储器。

半导体装置100包含存储器阵列150。存储器阵列150示出为包含多个存储器组。在图1的实施例中，存储器阵列150示出为包含八个存储器组BANK0到BANK7。每个存储器组包含多个字线WL、多个位线BL和/BL和布置在所述多个字线WL与所述多个位线BL和/BL的相交处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL和/BL的选择由列解码器145执行。在图1的实施例中，行解码器140包含用于每个存储器组的相应行解码器，且列解码器145包含用于每个存储器组的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP放大，且通过互补本地数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器和串行器/解串器(SERDES)155。相反，从串行器/解串器155和读取/写入放大器输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补本地数据线LIOT/B传输到感测放大器SAMP，且写入耦合到位线BL或BL的存储器单元MC中。

SERDES电路系统155可通过将写入数据去串行化且将高速读取数据串行化来支持读取和写入操作。例如，在写入操作期间，SERDES电路系统155可配置成从输入/输出电路160接收串行化的写入数据，且将所述写入数据去串行化(例如，使其并行)以将所述去串行化的写入数据提供到存储器单元阵列150。另外，可从存储器单元阵列150接收去串行化的读取数据，且SERDES电路系统155可配置成将所述读取数据串行化以提供可提供到输入/输出电路160的串行化的读取数据。

半导体装置100可采用多个外部端子，所述多个外部端子包含耦合到命令和地址总线以接收命令和地址的命令和地址(CA)端子。外部端子可进一步包含时钟端子以接收时钟CK_t和CK_c和数据时钟WCK_t和WCK_c，且提供存取数据时钟RDQS_t和RDQS_c、数据端子DQ和DM和电源端子以接收电源电势VDD、VSS、VDDQ和VSSQ。

为时钟端子供应外部时钟CK_t和CK_c，所述外部时钟被提供到输入缓冲器120。外部时钟可以是互补的。输入缓冲器120基于CK_t和CK_c时钟产生内部时钟ICLK。ICLK时钟被提供到命令控制电路115且被提供到内部时钟发生器122。内部时钟发生器122基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。还将数据时钟WCK_t和WCK_c提供到外部时钟端子。将WCK_t和WCK_c时钟提供到数据时钟电路175，所述数据时钟电路基于WCK_t和WCK_c时钟产生内部数据时钟。内部数据时钟被提供到输入/输出电路160以对包含于所述输入/输出电路160中的电路的操作进行计时，例如被提供到输出电路(以及输入接收器)以对提供读取数据和/或接收写入数据进行计时。

模式寄存器130可被编程以(例如，通过模式寄存器写入操作)存储可用于设置半导体装置100的各种配置和/或操作的信息。例如，模式寄存器130可被编程有用于相对于对应存储器存取命令设置数据的定时的时延信息(例如，读取时延、写入时延等)。在本公开的一些实施例中，模式寄存器130被编程有时钟频率信息CF，所述时钟频率信息可指示例如外部时钟CK_t和CK_c的时钟的时钟频率。时钟频率信息可用于基于时钟的时钟频率设置配置。在本公开的一些实施例中，在寄存器中编程的信息可能不明确地识别时钟频率，但可从所述寄存器中编程的信息推断所述时钟频率。在本公开的一些实施例中，模式寄存器130包含用于存储时钟频率信息的多用途命令(MPC)寄存器。

CA端子可供应有存储器地址。通过命令/地址输入电路105将供应到CA端子的存储器地址传送到地址解码器112。地址解码器112接收地址，且将经解码行地址XADD供应到行解码器140并将经解码列地址YADD供应到列解码器145。CA端子可供应有命令。命令的实例包含用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，用于执行模式寄存器写入和读取操作的模式寄存器写入和读取命令以及其它命令和操作。

可通过命令/地址输入电路105将命令作为内部命令信号提供到命令控制电路115。命令控制电路115包含用以对内部命令信号进行解码以产生用于执行操作的各种内部信号和命令的电路。例如，命令控制电路115可提供用以选择字线的行命令信号ACT和用以选择位线的列命令信号R/W。命令控制电路115可包含命令路径118，所述命令路径包含用以对来自所述命令控制电路115的内部命令信号进行解码的命令解码器。命令路径118还可包含用于延迟经解码命令以提供具有用于执行对应存储器操作的定时的输出命令的电路。例如，命令解码器可具有与对命令进行解码相关联的延迟，且命令路径118的电路可提供具有用于及时执行存储器操作的总定时(例如，包含命令解码器延迟)的输出命令。输出命令可例如提供到输入/输出电路160的电路以接收和/或提供具有所要定时的数据。在本公开的一些实施例中，由命令路径118提供的输出命令可具有满足时延设置(例如，在模式寄存器130中编程的时延信息)的定时。

当发出激活命令且行地址及时供应所述激活命令、列地址及时地供应读取命令时，从存储器阵列150中的对应于所述行地址和所述列地址的存储器单元读取所述读取数据。由提供内部命令的命令控制电路115接收读取命令，使得来自存储器阵列150的读取数据被提供到读取/写入放大器和串行器/解串器155。读取数据通过输入/输出电路160从数据端子DQ输出到外部。从时钟端子外部提供的RDQS_t和RDQS_c时钟用于通过输入/输出电路160定时提供读取数据。外部端子DQ包含若干独立端子，每个独立端子提供与RDQS_t和RDQS_c时钟的时钟边沿同步的数据位。

当发出激活命令且行地址及时供应激活命令、列地址及时供应写入命令时，将与数据选通信号一起供应到DQ垫的写入数据写入存储器阵列150中的对应于所述行地址和所述列地址的存储器单元。可将数据掩码提供到数据端子DM以在写入到存储器时掩蔽数据的部分。由提供内部命令的命令控制电路115接收写入命令，使得由输入/输出电路160中的数据接收器接收写入数据。还将WCK_t和WCK_c时钟提供到外部时钟端子以用于对由输入/输出电路160的输入接收器接收的写入数据进行计时。写入数据通过输入/输出电路160供应到串行器/解串器155，并通过读取/写入放大器供应到待写入存储器单元MC中的存储器阵列150。如先前描述，外部端子DQ包含若干独立端子。参考写入操作，每个外部端子DQ同时接收与WCK_t和WCK_c时钟的时钟边沿同步的数据位。

电源端子供应有电源电势VDD和VSS。电源电势VDD和VSS被供应到内部电压发生器电路170。内部电压发生器电路170基于供应到电源端子的电源电势VDD和VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器140中，内部电势VOD和VARY主要用于包含于存储器阵列150中的感测放大器SAMP中，且内部电势VPERI用于多数外围电路块中。

电源端子还供应有电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ被供应到输入/输出电路160。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到所述电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到所述电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ和VSSQ用于输入/输出电路160，使得由所述输入/输出电路160产生的电源噪声不会传播到其它电路块。

图2是根据本公开的实施例的命令路径200的框图。在本公开的一些实施例中，命令路径200可包含于图1的命令路径118中。

命令路径200包含例如从命令和地址输入电路(例如，图1的命令和地址输入电路105)接收命令CMD的命令解码器210。命令解码器210对命令进行解码且提供用于存储器操作的经解码命令CMDDEC。例如，读取命令可由命令解码器210接收且提供用于存储器读取操作的经解码读取命令。

经解码命令由命令解码器210提供到命令定时电路220。命令定时电路220提供具有基于时钟频率信息CF的定时的延迟内部命令DLCMDDEC。时钟频率信息可指示例如CK_t和CK_c的时钟的时钟频率。在本公开的一些实施例中，时钟频率信息CF是基于在例如模式寄存器(例如，图1的模式寄存器130)的寄存器中编程的信息。在本公开的一些实施例中，在寄存器中编程的信息可能不明确地识别时钟频率，但可从所述寄存器中编程的信息推断所述时钟频率。

在本公开的一些实施例中，在接收命令之后，可将时钟CK的n个tCK(其中tCK是时钟CK的一个时钟循环)提供到命令定时电路220，并且所述命令定时电路220在小于n个tCK的时间处提供延迟内部命令DLCMDDEC。

延迟内部命令DLCMDDEC由命令定时电路220提供到时延移位电路230。时延移位电路230将延迟内部命令DLCMDDEC延迟数个时钟循环tCK，且将时延延迟命令CMDLAT提供到延迟线电路240。时延移位电路230延迟DLCMDDEC命令的时钟循环的数目可基于例如读取时延和/或写入时延信息的时延信息CL。在本公开的一些实施例中，可在模式寄存器(例如，图1的模式寄存器130)中编程时延信息CL。

延迟线电路240延迟时延延迟命令CMDLAT以提供延迟命令DLCMDLAT。在本公开的一些实施例中，由延迟线电路240提供的延迟可对信号路径中的类似的延迟线电路的延迟进行建模。例如，延迟线电路240可提供对包含于数据信号路径中的延迟线电路的延迟进行建模的延迟，通过所述数据信号路径传播与存取命令有关的数据。

延迟线电路240将延迟命令DLLCMD提供到偏移移位电路250。偏移移位电路250延迟DLLCMD命令以提供具有定时偏移的延迟命令DLDLLCMD。例如，定时偏移可以是用于指示即将发生命令的命令前导码。在另一实例中，定时偏移可另外或替代地用于对命令设置定时以提供用于提供与存取命令有关的数据的数据信号偏移。

偏移移位电路250将延迟命令DLDLLCMD提供到命令分配电路260(例如，命令树电路)。命令分配电路260将延迟命令DLDLLCMD作为命令CMDOUT分配到各个电路。例如，在本公开的一些实施例中，命令分配电路260将CMDOUT命令提供到数据输入/输出电路270。CMDOUT命令可使得数据输入/输出电路270能够提供数据DATA作为数据DQ和/或接收数据DQ，其中数据DQ与存取命令有关。在本公开的一些实施例中，数据输入/输出电路270包含于输入/输出电路(例如，图1的输入/输出电路160)中。

命令路径200在命令传播通过待提供的路径时对作为具有所要定时的命令CMDOUT的命令添加延迟。例如，CMDOUT命令相对于接收到命令时的定时可使得数据输入/输出电路270能够以满足时延设置的定时提供和/或接收数据DQ。

在本公开的一些实施例中，可省略示出为包含于图2的命令路径200中的电路中的一个或多个。例如，在本公开的一些实施例中，命令路径200可不包含时延移位电路230、延迟线电路240、偏差移位电路250和/或分配电路260。

图3是根据本公开的实施例的命令定时电路300的框图。在本公开的一些实施例中，命令定时电路300可包含于图2的命令路径200和/或图1的命令路径118中。

命令定时电路300包含命令定时路径310(1)-310(N)，其中N是整数。命令定时路径310例如从命令解码器(例如，图2的命令解码器210)提供经解码命令CMDDEC。时钟电路320接收时钟CK且基于时钟频率信息CF将所述时钟提供到命令定时路径310中的一个。例如，对于第一时钟频率(例如，由频率信息CF指示)，CK时钟被提供到命令定时路径中的第一个，而对于第二(不同)时钟频率，所述CK时钟被提供到所述命令定时路径中的第二个。时钟频率信息可指示时钟CK的时钟频率。在一些实施例中，CK时钟可以是系统时钟，或是基于系统时钟的时钟，例如CK_t和/或CK_c。命令定时路径310在提供活动CK时钟时将延迟添加到CMDDEC命令以提供延迟内部命令DLCMDDEC。当时钟在高时钟电平与低时钟电平之间周期性地改变时，所述时钟为活动的。未由时钟电路310提供活动CK时钟的命令定时路径310不延迟CMDDEC命令，且不提供延迟内部命令DLCMDDEC。

时钟频率信息CF可基于在例如模式寄存器(例如，图1的模式寄存器130)的寄存器中编程的信息。如先前描述，在本公开的一些实施例中，在寄存器中编程的信息可能不明确地识别时钟频率，但可从所述寄存器中编程的信息推断所述时钟频率。

命令定时路径310中的每一个针对时钟频率范围基于时钟CK的相应数目的时钟循环tCK延迟CMDDEC命令以提供DLCMDDEC命令。例如，对于第一时钟频率，第一命令定时路径310可延迟CMDDEC命令以在接收CMDDEC命令之后提供DLCMDDEC命令第一数目个时钟循环tCK，而对于第二时钟频率，第二命令定时路径310可延迟CMDDEC命令以在接收所述CMDDEC命令之后提供所述DLCMDDEC命令第二数目个时钟循环tCK。在本公开的一些实施例中，每个命令定时路径310的相应延迟(和提供相应延迟的时钟循环的数目)可更好地适合于时钟CK的相应时钟频率范围。例如，命令定时路径310可设计成针对时钟CK的时钟频率范围使用所述时钟CK的数个时钟循环tCK来提供所要延迟。另一命令定时路径310可设计成针对不同时钟频率范围使用时钟CK的不同数目个时钟循环tCK来提供所要延迟。

通过包含多个命令定时路径310，每个所述命令定时路径调适成用于相应的时钟频率范围，时钟定时电路300可适应广泛的时钟频率范围以在提供DLCMDDEC命令时将所要延迟提供到所述CMDDEC命令。如先前描述，由命令定时电路300的命令定时路径310提供的延迟可包含于总体命令路径延迟中，所述总体命令路径延迟可经控制以提供具有满足时延条件的定时的CMDOUT命令。因此，命令定时电路300可用于提供总体命令路径延迟以符合宽时钟频率范围的时延条件。

在本公开的一些实施例中，虽然由命令定时路径310中的每一个提供的延迟时间可相对类似，但用于提供相应延迟时间的时钟循环tCK的数目可不同。例如，与用于CK时钟的相对较低的时钟频率范围的命令定时路径相比，用于CK时钟的相对较高的时钟频率范围的命令定时路径将使用较多数目个时钟循环tCK以提供相应延迟。

在本公开的一些实施例中，由命令定时路径310提供的延迟可与命令解码器延迟相关。例如，对于使用M个时钟循环tCK以将相应延迟提供到CMDDEC命令的命令定时路径310，所述相应延迟可以是[(M x tCK)-DEC_DELAY]，其中DEC_DELAY可类似于命令解码器延迟。因此，命令解码器延迟(例如，类似于延迟DEC_DELAY)可由命令定时路径310所提供的延迟适应。

在本公开的一些实施例中，命令定时路径310包含相应命令定时移位电路。命令定时移位电路通过使CMDDEC移位通过一系列电路提供延迟以提供延迟内部命令DLCMDDEC。电路可以是例如基于CL时钟由CK时钟和/或延迟时钟计时的时控触发器电路。

图4是根据本公开的实施例的命令定时电路400的框图。在本公开的一些实施例中，命令定时电路400可包含于图2的命令定时路径200和/或图1的命令路径118中。

命令定时电路400包含命令定时路径410(1)-410(N)，其中N是整数。命令定时路径410例如从命令解码器(例如，图2的命令解码器210)提供经解码命令CMDDEC。时钟电路420接收时钟CK且基于时钟频率信息CF将所述时钟提供到命令定时路径410中的一个。例如，对于第一时钟频率(例如，由频率信息CF指示)，CK时钟被提供到命令定时路径中的第一个，而对于第二(不同)时钟频率，所述CK时钟被提供到所述命令定时路径中的第二个。时钟频率信息可指示时钟CK的时钟频率。在一些实施例中，CK时钟可以是系统时钟，或是基于系统时钟的时钟，例如CK_t和/或CK_c。命令定时路径410在提供活动CK时钟时将延迟添加到CMDDEC命令以提供延迟内部命令DLCMDDEC。未由时钟电路420提供活动CK时钟的命令定时路径410不延迟CMDDEC命令，且不提供延迟内部命令DLCMDDEC。

命令定时电路400类似于先前参考图3描述的命令定时电路300。因而，命令定时电路300的命令定时路径310和时钟电路320的描述基本上适用于命令定时路径410和时钟电路420。然而，命令定时路径410包含相应命令定时移位电路。命令定时路径410的命令定时移位电路包含串联耦合的时控触发器电路411-413和串联耦合的延迟电路415-417。时控触发器电路411表示第一时控触发器电路，且时控触发器电路413表示串联中的最后一个时控触发器电路，其间具有一个或多个时控触发器电路(由时控触发器电路412表示)。类似地，延迟电路415表示第一延迟电路，且延迟电路417表示串联中的最后一个延迟电路，其间具有一个或多个延迟电路(由延迟电路416表示)。在本公开的一些实施例中，包含于命令移位电路中的延迟电路的数目小于时控触发器电路的数目。

包含于命令移位电路中的每一个中的时控触发器电路的数目可以是不同的。另外或替代地，包含于命令移位电路中的每一个中的延迟电路的数目可以是不同的。例如，命令定时移位电路中的每一个可包含相应数目个时控触发器电路411-413和延迟电路415-417，以将延迟提供到用于系统时钟的相应时钟频率范围的CMDDEC命令。相比于将延迟提供到用于较低时钟频率范围的CMDDEC命令的命令定时移位电路，将延迟提供到用于相对较高时钟频率范围的所述CMDDEC命令的命令定时移位电路可包含更多数目个时控触发器和延迟电路。

在操作中，命令定时路径410在提供活动CK时钟时通过经由串联耦合的时控触发器电路411-413传播命令来延迟CMDDEC命令。时控触发器电路411-413基于CK时钟由不同的延迟时钟计时。通常，串联中的第一时控触发器电路411以最大延迟时钟计时(例如，由延迟电路417提供)，并且串联中的最后一个时控触发器电路413以最小延迟时钟计时(例如，不具有延迟的CK时钟)。因此，命令定时路径410使用CK时钟的数个时钟循环tCK以将延迟提供到小于用于所述数个时钟循环tCK的时钟周期的总和的CMDDEC命令(以提供DLCMDDEC命令)。例如，使用C数目个时钟循环tCK的定时命令路径410将延迟提供到小于C x T的CMDDEC命令，其中T是一个时钟循环tCK的周期。

图5是根据本公开的实施例的命令定时移位电路500的框图。通过举例提供命令定时移位电路500以描述包含于命令定时路径(例如，包含于图3和4的命令定时路径300和/或400中的定时移位电路)中的定时移位电路的操作。

命令定时移位电路500包含串联耦合的时控触发器电路502-508和串联耦合的延迟电路511-515。输入信号IN(例如，输入命令)通过时控触发器电路502-508传播以提供具有相对于输入的延迟的输出信号OUT(例如，延迟命令)。时控触发器电路502-508中的每一个由相对于输入时钟CLK具有不同延迟的相应时钟进行计时。不同延迟由串联耦合的延迟电路511-515提供，所述串联耦合的延迟电路各自提供延迟DL。例如，时控触发器电路502由时钟CLK3计时，所述时钟是相对于CLK时钟(例如，3DL延迟)的最大延迟的时钟；时控触发器电路504由时钟CLK2计时，所述时钟是相对于所述CLK时钟(例如，2DL延迟)的第二最大延迟的时钟；时控触发器电路506由时钟CLK1计时，所述时钟是相对于所述CLK时钟(例如，1DL延迟)的第三最大延迟的时钟；并且时控触发器电路508由所述时钟CLK(不具有延迟)计时。

将参考图6描述命令定时移位电路500的操作。图6是根据本公开的实施例的命令定时移位电路500的操作期间的各种信号和时钟的时序图。图6示出时钟CLK、CLK1、CLK2和CLK3，并且进一步示出输入信号IN、传播信号IN1、IN2和IN3以及输出信号OUT。如图所示，CLK1时钟相对于CLK时钟延迟了1DL的延迟；CLK2时钟相对于所述CLK时钟延迟了2DL的延迟；并且CLK3时钟相对于所述CLK时钟延迟了3DL的延迟。在本公开的一些实施例中，输入信号IN可以是命令(例如，经解码命令CMDDEC)，且输出信号OUT可以是经延迟解码命令(例如，经延迟解码命令DLCMDDEC)。在本公开的一些实施例中，时钟CLK可以是如先前描述的时钟CK。

在时间T0处的CLK时钟的上升时钟边沿产生时间T1处的CLK3时钟的上升时钟边沿，也就是在3DL的延迟之后。由延迟电路511-515将3DL的延迟提供到CLK时钟以提供CLK3时钟。在时间T1处的CLK3时钟的上升边沿对触发器电路502计时以接收IN信号(例如，命令CMD)并提供IN1信号。在时间T1处，IN信号是高逻辑电平，从而导致由触发器电路502提供的IN1信号变为高逻辑电平。随后在时间T2处的CLK时钟的上升边沿产生时间T3处的CLK2时钟的上升的时钟边沿，也就是在延迟2DL之后。由延迟电路511-513将2DL的延迟提供到CLK时钟以提供CLK2时钟。在时间T3处的CLK2时钟的上升边沿对触发器电路504进行计时以接收IN1信号并提供IN2信号。在时间T3处，IN1信号是高逻辑电平，从而导致由触发器电路504提供的IN2信号变为高逻辑电平。随后在时间T4处的CLK时钟的上升边沿产生时间T5处的CLK1时钟的上升的时钟边沿，也就是在1DL的延迟之后。由延迟电路511将1DL的延迟提供到CLK时钟以提供CLK1时钟。在时间T5处的CLK1时钟的上升边沿对触发器电路506计时以接收IN2信号并提供IN3信号。在时间T5处，IN2信号是高逻辑电平，从而导致由触发器电路506提供的IN3信号变为高逻辑电平。最后，随后在时间T6处的CLK时钟的上升边沿对触发器电路508计时以接收IN3信号并提供OUT信号。在时间T6处，IN3信号是高逻辑电平，从而导致由触发器电路508提供的OUT信号变为高逻辑电平。

如由图6的实例所示，对于命令定时移位电路500，IN信号通过串联耦合的触发器电路502-508传播，因为所述触发器电路中的每一个由相应时钟进行计时，每个时钟相对于CLK时钟延迟不同的量。最大延迟时钟(例如，CLK3)对第一触发器电路(例如，触发器电路502)计时，而最小延迟时钟(例如，CLK)时钟对最后一个触发器电路(例如，触发器电路508)计时。将延迟添加到通过触发器电路502-508传播的IN信号。例如，在提供OUT信号时，时钟CLK的三个时钟循环tCLK(例如，时间T0-T6之间)用于将延迟提供到3tCLK-3DL的IN信号。

从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可以在不脱离本公开的精神和范围的情况下做出各种修改。因此，本公开的范围不应受到本文中描述的特定实施例中的任何一个限制。