用于对邻近半导体裸片进行晶片级测试的方法和设备

摘要

本申请涉及用于对邻近半导体裸片进行晶片级测试的方法和设备。使用存储器的内建自测试电路系统mBIST和划线并行地对半导体晶片的多个邻近半导体裸片进行晶片级测试，所述划线将半导体裸片的某些端子连接到邻近半导体裸片的端子。在所述晶片级测试期间，测试设置的探针连接到所述多个邻近半导体裸片中的单个半导体裸片，且mBIST命令从所述多个邻近半导体裸片中的所述单个半导体裸片传递到一或多个邻近半导体裸片。在一些实例中，所述划线将一个半导体裸片的mBIST电路端子连接到邻近半导体裸片的mBIST电路端子。在一些实例中，所述划线将一个半导体裸片的I/O端子连接到邻近半导体裸片的I/O端子。

说明书

技术领域

本申请涉及半导体装置。

背景技术

在生产期间，晶片级测试可包含将多个半导体装置(例如，受测试装置或单元(DUT))并联连接到测试设置，以便于同时测试多个DUT。测试设置可以涉及定位相应的设置探针或引脚以电接触每一DUT的相应端子或引脚(例如，输入/输出(I/O)端子、电源端子等)。随着每一DUT的端子或引脚的大小继续变得更小，测试设置的探针与DUT的对应端子或引脚的对准可能会更加困难。未对准探针可能接触DUT的不正确引脚或端子，可能不恰当地同时接触DUT的两个或更多个引脚，可能无法接触DUT的任何目标引脚，或发生这些情况的任何组合。由于测试设置有缺陷，用未对准探针执行的测试可能会使测试仪不必要地不通过DUT。不必要地不通过DUT可能会降低产量和生产效率，并且增加生产成本。

发明内容

本公开的一个方面涉及一种设备，其包括：第一半导体裸片，其包括第一存储器单元阵列和第一存储器内建自测试mBIST电路，所述第一mBIST电路经配置以接收第一测试命令且响应于所述第一测试命令而执行所述第一存储器单元阵列的自测试；第二半导体裸片，其包括第二存储器单元阵列和第二mBIST电路，所述第二mBIST电路经配置以接收第二测试命令且响应于所述第二测试命令而执行所述第二存储器单元阵列的自测试；以及划线，其经配置以将所述第一半导体裸片耦合到所述第二半导体裸片以支持在所述第一半导体裸片处经由所述第二半导体裸片接收所述第一测试命令。

本公开的另一方面涉及一种半导体裸片，其包括：存储器单元阵列，其包括多个存储器单元；以及存储器内建自测试mBIST电路，其经配置以接收测试命令且响应于所述测试命令而执行所述存储器单元阵列的自测试；以及划线短截线，其经配置以连接到晶片的划线区以支持所述mBIST电路的操作。

本公开的又一方面涉及一种方法，其包括：在晶片的第一半导体裸片处从测试仪接收测试命令；经由跨越所述晶片的划线区延伸的划线将所述测试命令提供到所述晶片的第二半导体裸片；响应于所述测试命令而经由所述第二半导体裸片的存储器内建自测试mBIST电路执行所述第二半导体裸片的存储器单元阵列的自测试；以及经由所述划线将所述自测试的结果提供到所述第一半导体裸片。

附图说明

图1是根据本公开的实施例的半导体裸片(或装置)的示意性框图。

图2是根据本公开的实施例的包含半导体裸片的晶片的图式。

图3是根据本公开的实施例的包含半导体裸片的晶片的框图。

图4是根据本公开的实施例的包含半导体裸片的晶片的图式。

图5是根据本公开的实施例的包含半导体裸片的晶片的图式。

图6是说明根据本公开的实施例的用以执行晶片级自测试的方法的流程图。

具体实施方式

本文中所描述的实例包含使用存储器的内建自测试电路系统(mBIST)对半导体晶片的多个邻近半导体裸片进行晶片级测试。半导体晶片可包含将半导体裸片的某些端子(例如，触点、引脚等)连接到邻近半导体裸片的端子的划线。在晶片级测试期间，测试设置的探针可连接到多个邻近半导体裸片中的单个半导体裸片，且mBIST命令可从多个邻近半导体裸片中的单个半导体裸片传递到一或多个邻近半导体裸片。在一些实例中，划线可将一个半导体裸片的mBIST电路端子连接到邻近半导体裸片的mBIST电路端子。在一些实例中，划线可将一个半导体裸片的I/O端子连接到邻近半导体裸片的I/O端子。划线可跨越晶片的划线区(例如，邻近半导体裸片之间的晶片的区域，所述区域在切割操作期间被破坏以恢复单独半导体裸片)以连接邻近半导体裸片的相应端子。

在多个半导体裸片的晶片级测试期间，测试仪可向多个半导体裸片中的一或多个提供命令。在一个实例中(例如，划线连接邻近半导体裸片的mBIST电路)，测试仪可经由所连接的探针向多个半导体裸片中的主半导体裸片提供测试命令，且响应于所述测试命令，主半导体裸片的mBIST电路可对多个半导体裸片中的从半导体裸片的mBIST电路编程以执行一或多个自测试且将自测试结果提供回主半导体裸片的mBIST电路。主半导体裸片的mBIST电路可将多个半导体裸片中的每一个的自测试结果报告回测试仪。

在另一实例中(例如，划线连接邻近半导体裸片的I/O)，测试仪可提供被引导到多个半导体裸片中的相应半导体裸片的单独测试命令。响应于单独测试命令，相应半导体裸片的mBIST电路可执行一或多个自测试且经由I/O将自测试结果提供回测试仪。因为多个半导体裸片的I/O端子经由划线互连，所以多个半导体裸片可共享共同I/O总线(例如，命令、地址、时钟、数据等)。为了避免多个半导体裸片中的多于一个半导体裸片同时在总线上通信，测试仪可提供包含指示多个半导体裸片中的目标半导体裸片的标识符的测试命令，所述标识符例如被启用的片选信号CS或时钟启用信号CKE。在晶片级测试期间使用划线来互连多个半导体裸片可简化测试设置，并且可减少晶片级测试时间。

另外或作为mBIST电路划线互连件和/或I/O划线互连件的替代方案，晶片可包含形成于划线区中的相应补充mBIST电路系统，所述补充mBIST电路系统经由额外划线连接到晶片的半导体裸片中的一个的mBIST电路以促进晶片级测试期间的额外或不同的自测试操作。额外的mBIST电路系统可提供额外的处理量以减少自测试时间，可提供支持主mBIST电路的操作的额外功能性，可提供支持不同于封装之后的服务中或操作测试等的晶片级测试的功能性，或其任何组合。可针对晶片的每一半导体裸片或晶片的半导体裸片的特定子集形成补充mBIST电路系统(例如，以支持主mBIST电路操作)。补充mBIST电路系统可通过使晶片级测试更高效、更彻底或这些操作的任何组合来改进晶片级测试。

下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图式展示本公开的特定方面和实施例的附图。所述详细描述包含使所属领域的技术人员能够实践本公开的实施例的足够细节。在不脱离本公开的范围的情况下，可利用其它实施例并且可进行结构、逻辑和电性改变。本文中所公开的各种实施例不必相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。

图1是根据本公开的实施例的半导体裸片(或装置)100的示意性框图。例如，半导体裸片100包含时钟输入电路105、内部时钟发生器107、定时发生器109、地址命令输入电路115、地址解码器120、命令解码器125、多个行解码器130、包含感测放大器150和转移栅极195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、mBIST电路180、压缩电路182和电压发生器190。半导体裸片100可包含多个外部端子，包含耦合到命令/地址总线110的地址和命令端子(例如命令/地址端子C/A、时钟端子CLK、时钟启用和/或片选端子CKE/CS、测试探测端子PROBE等)；时钟端子CK和/CK；数据端子DQ、DQS和DM；以及电源端子VDD、VSS、VDDQ和VSSQ。

存储器单元阵列145包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL和多个位线BL的交叉点处的多个存储器单元MC。每一存储体的字线WL的选择由对应的行解码器130执行，并且位线BL的选择由对应的列解码器140执行。多个感测放大器150针对它们的对应位线BL定位，并且耦合到至少一个相应的本地I/O线，所述本地I/O线进一步经由转移栅极TG 195耦合到至少两个主要I/O线对中的相应一个I/O线对，所述转移栅极充当开关。

地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处接收来自外部的地址信号和存储体地址信号，且将地址信号和存储体地址信号传输到地址解码器120。地址解码器120可对从地址/命令输入电路115接收到的地址信号进行解码，并且将行地址信号XADD提供到行解码器130，且将列地址信号YADD提供到列解码器140。在一些实例中，地址解码器120还可接收存储体地址信号，且将存储体地址信号提供到行解码器130和列解码器140。

地址/命令输入电路115可经由命令/地址总线110从外部(例如命令/地址端子处的存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器125。命令解码器125可对命令信号进行解码且提供或产生各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号；用以选择位线的列命令信号，例如读取命令或写入命令；启用信号，例如CKE或CS信号。命令/地址总线110上提供的信号可经由CLK信号来定时。

因此，当发出读取命令并及时向行地址和列地址供应读取命令时，从通过行地址和列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ、DQS和DM将读取数据DQ连同在DQS处的数据选通信号和在DM处的数据掩码信号提供到外部。类似地，当发出写入命令并及时向行地址和列地址供应写入命令时，然后输入/输出电路170可在数据端子DQ、DQS、DM处接收写入数据连同在DQS处的数据选通信号和在DM处的数据掩码信号，并且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。

转向包含在半导体裸片100中的外部端子的阐释，时钟端子CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号且产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟发生器107和mBIST电路180。内部时钟发生器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启用信号CKE而产生相控内部时钟信号LCLK。虽然并不限于此，但DLL电路可用作内部时钟发生器107。内部时钟发生器107可将相控内部时钟信号LCLK提供到IO电路170。IO电路170可使用相控内部时钟信号LCLK作为定时信号来确定读取数据的输出定时。定时发生器109可接收内部时钟信号ICLK且产生各种内部时钟信号。

电源端子可接收电源电压VDD和VSS。这些电源电压VDD和VSS可供应到电压发生器电路190。电压发生器电路190可基于电源电压VDD和VSS而产生各种内部电压VPP、VOD、VARY、VPERI等等。内部电压VPP主要用于行解码器130中，内部电压VOD和VARY主要用于包含在存储器单元阵列145中的感测放大器150中，并且内部电压VPERI用于许多其它电路块中。电源端子还可接收电源电压VDDQ和VSSQ。IO电路170可接收电源电压VDDQ和VSSQ。举例来说，电源电压VDDQ和VSSQ可以是分别与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路170。

mBIST电路180和压缩电路182可经配置以促进半导体裸片100的自测试，包含存储器单元阵列145的用于检测缺陷的自测试。mBIST电路180可经由命令/地址总线110接收命令，且可响应于所述命令而执行自测试操作。在一些实例中，命令可引导mBIST电路180进行存储器单元阵列145的一些部分或全部的自测试。自测试操作可运行半导体裸片100的电路系统以检测缺陷或异常行为。在存储器单元阵列145的自测试操作期间，mBIST电路180可通过以下操作来检测存储器单元阵列145中的缺陷：将数据写入到存储器单元阵列145的存储器单元，且接着从存储器单元阵列145的存储器单元读取数据以确定读取数据是否与写入数据匹配。mBIST电路180可将mBIST写入数据提供到IO电路170，将mBIST LCLK(例如，基于ICLK信号)提供到依赖于LCLK以进行操作的各种电路组件、分别将mBIST命令和地址(C/A)提供到命令解码器125和地址解码器120，或其任何组合。mBIST写入数据可由mBIST电路180产生，或可从测试仪或从某一其它来源(例如，另一mBIST电路)接收。mBIST C/A可使mBIST写入数据在特定存储器单元处写入到存储器单元阵列145。压缩电路182经配置以通过提供指示读取数据是否包含错误的读取标志来压缩在存储器单元阵列145的自测试操作期间从存储器单元阵列145读取的读取数据。也就是说，压缩电路182可检测读取数据与写入数据之间的失配，所述失配可指示存储器单元阵列145的相应单元中的缺陷。为了提供读取标志，压缩电路182可执行从存储器单元阵列145读取的读取数据的位之间的逻辑比较以检测错误，且设置指示读取数据是否包含任何错误的读取标志的值。在一些实例中，mBIST电路180可将读取标志提供到半导体装置的输出(例如，经由IO电路170提供到DQ端子)。

在生产期间，半导体裸片100可形成于具有多个其它类似半导体裸片的晶片(未图示)上。当仍然是晶片的一部分时，多个半导体裸片可经测试以便检测生产缺陷。在一些实例中，在晶片级测试期间(例如，在将晶片切割成单独半导体裸片之前)，可使用mBIST电路180与晶片上的一或多个物理上邻近的半导体装置(例如，受测试装置或单元(DUT))同时(例如，并行地)测试半导体裸片100。

为了支持并行测试，晶片可包含将半导体裸片100的某些端子(例如，触点、引脚等)连接到邻近半导体裸片的端子的划线。在晶片级测试期间，测试设置的探针可仅在物理上连接到多个邻近半导体裸片中的单个半导体裸片的I/O触点或端子(例如，DQ/DQS/DM端子、C/A端子、CK端子等，或其任何组合)，且来自测试仪的mBIST命令可经由划线从多个邻近半导体裸片中的单个半导体裸片传递到一或多个邻近半导体裸片。划线可跨越晶片的划线区(例如，邻近半导体裸片之间的晶片的区域，所述区域在切割操作期间被破坏以恢复单独半导体裸片)以连接邻近半导体裸片的相应端子。多个邻近半导体裸片的一些其它端子(例如，电源或VDD/VSS端子等)可各自连接到测试设置的相应探针。

在一些实例中，划线可形成mBIST到mBIST链路以在物理上将mBIST电路180连接到邻近半导体裸片的mBIST，以便在mBIST电路之间传达mBIST命令、写入数据、测试结果或其任何组合。在此实例中，测试仪可将相应的主/从信号提供到多个邻近半导体裸片中的每一个。在一些实例中，主/从信号可使用时钟启用CKE端子或片选(CS)端子。多个邻近半导体裸片中被标识为主装置的半导体裸片可为探针连接到的多个邻近半导体裸片中的单个半导体裸片。多个邻近半导体裸片中的其它半导体裸片可被标识为从半导体裸片。因此，在一些实例中，当IO端子连接到测试设置的探针时，半导体裸片100可为主装置，且当探针连接到另一半导体裸片的IO端子时，半导体裸片100可为从装置。在多个半导体裸片的晶片级测试期间，测试仪可经由所连接的探针将命令、地址、时钟信号等提供到主半导体裸片，且响应于命令、地址、时钟信号等，主半导体裸片的mBIST电路180可经由mBIST到mBIST链路将命令、地址、时钟信号、写入数据或其任何组合提供到从半导体裸片的mBIST电路，以使从mBIST电路执行一或多个相应自测试且将自测试结果提供回主半导体裸片100的mBIST电路180。主半导体裸片的mBIST电路180可将多个半导体裸片中的每一个的自测试结果报告回测试仪。

在另一实例中，划线可将一个半导体裸片的IO端子(例如，C/A端子、DQ/DQS/DM端子、CK和/CK端子或其任何组合)连接到一或多个邻近半导体裸片的I/O端子。在此实例中，测试仪可提供被引导到多个邻近半导体裸片中的相应半导体裸片的单独测试命令、地址、时钟信号等。响应于单独测试命令、地址、时钟信号等，相应半导体裸片的mBIST电路180可执行一或多个自测试且经由IO端子(例如，DQ/DQS/DM端子)将自测试结果提供回测试仪。因为多个半导体裸片的IO端子经由划线互连，所以多个半导体裸片可共享共同IO总线(例如，命令、地址、时钟、数据等)。为了避免多个半导体裸片中的多于一个半导体裸片同时在特定总线上通信，测试仪可提供包含指示多个半导体裸片中的目标半导体裸片的标识符的测试命令，所述标识符例如被启用的片选信号CS或时钟启用信号CKE。划线经配置以在切割晶片时被切断以提供半导体裸片100。划线经配置以在切割晶片时被切断/破坏以恢复半导体裸片100，其中仅划线短截线留在半导体裸片100上。在晶片级测试期间使用划线来互连多个半导体裸片可简化测试设置，并且可减少晶片级测试时间。

另外或作为mBIST到mBIST链路划线互连件和/或I/O划线互连件的替代方案，mBIST电路180可经由相应划线连接到形成于晶片的划线区中的相应补充mBIST电路系统(未图示)。补充mBIST电路系统可促进晶片级测试期间的额外或不同的自测试操作。额外的mBIST电路系统可提供额外的处理量以减少自测试时间，可提供支持主mBIST电路180的操作的额外功能性，可提供支持不同于封装之后的服务中或操作测试等的晶片级测试的功能性，或其任何组合。可针对晶片的每一半导体裸片或晶片的半导体裸片的特定子集形成补充mBIST电路系统(例如，以支持主mBIST电路操作)。划线互连件和补充mBIST电路系统经配置以在切割晶片时被切断/破坏以恢复半导体裸片100，其中仅划线短截线留在半导体裸片100上。补充mBIST电路系统可通过使晶片级测试更高效、更彻底或这些操作的任何组合来改进晶片级测试。

图2是根据本公开的实施例的包含半导体裸片210(1)到210(3)的晶片200的图式。晶片200可包含形成于半导体裸片210(1)与半导体裸片210(2)之间的划线区220(1)，以及形成于半导体裸片210(2)与半导体裸片210(3)之间的划线区220(2)。在一些实例中，图1的半导体裸片100可实施半导体裸片210(1)到210(3)中的任一个。

半导体裸片210(1)到210(3)中的每一个可包含相应的一组IO端子/电路211(1)到211(3)、相应的一组电源端子/电路212(1)到212(3)、相应的mBIST电路213(1)到213(3)和相应的存储器单元阵列214(1)到214(3)。存储器单元阵列214(1)到214(3)的操作可如参考图1的存储器单元阵列145所描述的那样。为了清楚起见，从图2中所描绘的半导体裸片210(1)到210(3)中的每一个省略额外电路组件。应了解，在不脱离本公开的范围的情况下，半导体裸片210(1)到210(3)可包含此省略的电路系统，例如参考图1的半导体裸片100所描绘的电路组件中的一些或全部。

在生产期间，半导体裸片210(1)到210(3)可形成于晶片200上。当仍然是晶片200的一部分时，半导体裸片210(1)到210(3)可在仍然是晶片200的一部分时经测试以便检测生产缺陷。在一些实例中，在晶片级测试期间(例如，在切割晶片200以分离半导体裸片210(1)到210(3)之前)，可使用相应的mBIST电路213(1)到213(3)彼此同时(例如，并行地)测试半导体裸片210(1)到210(3)。

为了支持并行测试，划线230(1)和230(2)可形成于晶片200上，所述划线将半导体裸片210(1)到210(3)中的一个的某些触点或端子连接到邻近半导体裸片的端子(例如，触点、引脚等)。划线230(1)可跨越划线区220(1)，且划线230(2)可跨越划线区220(2)。例如，划线230(1)可将mBIST电路213(1)的端子连接到mBIST电路213(2)的端子以形成第一mBIST到mBIST链路，且划线230(2)可将mBIST电路213(2)的端子连接到mBIST电路213(3)的端子以形成第二mBIST到mBIST链路。划线区220(1)和220(2)可为在分割操作期间被破坏以将半导体裸片210(1)到210(3)分成单独部分的晶片200的区域。当切割晶片200时，来自230(1)和/或230(2)的短截线可保持在半导体裸片210(1)到210(3)中的一或多个上。

在晶片级测试期间，测试仪可将半导体裸片210(2)标识为主装置，且可将半导体裸片210(1)和半导体裸片210(3)中的每一个标识为从装置。测试设置的探针可仅在物理上连接到半导体裸片210(2)的IO端子/电路211(2)(例如，DQ/DQS/DM端子、C/A端子、CK端子等，或其任何组合)以促进传达命令、地址、时钟信号、测试结果等。响应于来自测试仪的命令、地址、时钟信号等，mBIST电路213(2)可执行自测试操作且可将结果提供回测试仪。

另外，响应于来自测试仪的命令、地址、时钟信号等，mBIST电路213(2)可经由230(1)将相应的命令、地址、时钟信号、写入数据或其任何组合传达到mBIST电路213(1)，且经由230(2)将相应的命令、地址、时钟信号、写入数据或其任何组合传达到mBIST电路213(3)。响应于相应的命令、地址、时钟信号、写入数据或其任何组合，mBIST电路213(1)和mBIST电路213(3)中的每一个可执行自测试操作且将结果提供回mBIST电路213(2)。mBIST电路213(2)可将来自半导体裸片210(1)和210(3)的相应自测试结果报告回测试仪。

应了解，晶片200可包含多于或少于三个半导体裸片。还应了解，mBIST电路213(2)可连接到mBIST电路213(1)或mBIST电路213(3)中的仅一个，或可连接到其它半导体裸片的额外mBIST电路。在晶片级测试期间使用划线来互连多个半导体裸片可简化测试设置，并且可减少晶片级测试时间。

图3是根据本公开的实施例的包含半导体裸片310(1)到310(2)的晶片300的框图。在一些实例中，图1的半导体裸片100可实施半导体裸片310(1)到310(2)中的任一个。在一些实例中，图2的半导体裸片210(1)或210(3)可实施半导体裸片310(1)，和/或图2的半导体裸片210(2)可实施半导体裸片310(2)。

半导体裸片310(1)到310(2)中的每一个可包含相应的mBIST电路313(1)到313(2)、相应的IO电路315(1)到315(2)，以及相应的压缩电路316(1)到316(2)。为了清楚起见，从图3中所描绘的半导体裸片310(1)到310(2)中的每一个省略额外电路组件。应了解，在不脱离本公开的范围的情况下，半导体裸片310(1)到310(2)可包含此省略的电路系统，例如参考图1的半导体裸片100和/或图2的半导体裸片210(1)到210(3)中的每一个所描绘的电路组件中的一些或全部。

在生产期间，半导体裸片310(1)到310(2)可形成于晶片300上。当仍然是晶片300的一部分时，半导体裸片310(1)到310(2)可在仍然是晶片300的一部分时经测试以便检测生产缺陷。在一些实例中，在晶片级测试期间(例如，在切割晶片300以分离半导体裸片310(1)到310(2)之前)，可使用相应的mBIST电路313(1)到313(2)彼此同时(例如，并行地)测试半导体裸片310(1)到310(2)。

为了支持并行测试，划线可形成于晶片300上，所述划线将半导体裸片310(1)到310(2)中的一个的某些触点或端子连接到邻近半导体裸片的端子(例如，触点、引脚等)。例如，划线可将半导体裸片310(2)的mBIST电路213(2)连接到半导体裸片310(1)的mBIST电路313(1)和IO电路315(1)以形成mBIST到mBIST链路。

在晶片级测试期间，测试仪可经由主/从信号将半导体裸片310(2)标识为主装置，且可经由主/从信号将半导体裸片310(1)标识为从装置。在一些实例中，测试仪可针对半导体裸片310(1)到310(2)中的每一个设置相应CKE或CS信号中的一个以指示主装置/从装置，且mBIST电路313(1)和mBIST电路313(2)可读取CKE或CS信号中的相应一个以确定主状态或从状态。测试设置的探针可仅在物理上连接到半导体裸片310(2)的IO电路315(2)(例如，经由DQ/DQS/DM端子、C/A端子、CK端子等，或其任何组合)以促进传达命令、地址、时钟信号、测试结果等。半导体裸片310(2)的IO电路315(2)可将相应的命令、地址、时钟信号等提供到mBIST电路313(1)。

响应于来自测试仪的mBIST命令、写入命令等，mBIST电路313(2)可执行自测试操作以测试存储器单元阵列314(2)。压缩电路316(2)可压缩来自自测试的读取数据以设置相应的读取标志。mBIST电路313(2)可(例如，直接或经由DQ端子)将结果(例如，读取标志的值)提供回测试仪。

另外，响应于来自测试仪的mBIST命令、写入命令等，mBIST电路313(2)可经由IO电路315(1)将相应的命令、地址、时钟信号、写入数据或其任何组合传达到mBIST电路313(1)。响应于相应的命令、地址、时钟信号、写入数据或其任何组合，mBIST电路313(1)可执行自测试操作以测试存储器单元阵列314(1)。压缩电路316(1)可压缩来自自测试的读取数据以设置相应的读取标志。mBIST电路313(1)可将结果(例如，相应读取标志的值)提供回mBIST电路313(2)。mBIST电路313(2)可(例如，直接或经由DQ端子)将对应于310(1)的结果(例如，相应读取标志的值)提供回测试仪。

应了解，晶片300可包含多于或少于两个半导体裸片。还应了解，mBIST电路313(2)可连接到其它半导体裸片的额外mBIST电路。在晶片级测试期间使用划线来互连多个半导体裸片可简化测试设置，并且可减少晶片级测试时间。

图4是根据本公开的实施例的包含半导体裸片410(1)到410(3)的晶片400的图式。晶片400可包含形成于半导体裸片410(1)与半导体裸片410(2)之间的划线区420(1)，以及形成于半导体裸片410(2)与半导体裸片410(3)之间的划线区420(2)。在一些实例中，图1的半导体裸片100可实施半导体裸片410(1)到410(3)中的任一个。

半导体裸片410(1)到410(3)中的每一个可包含相应的一组IO端子/电路411(1)到411(3)、相应的一组电源端子/电路412(1)到412(3)、相应的mBIST电路413(1)到413(3)和相应的存储器单元阵列414(1)到414(3)。存储器单元阵列414(1)到414(3)的操作可如参考图1的存储器单元阵列145所描述的那样。为了清楚起见，从图4中所描绘的半导体裸片410(1)到410(3)中的每一个省略额外电路组件。应了解，在不脱离本公开的范围的情况下，半导体裸片410(1)到410(3)可包含此省略的电路系统，例如参考图1的半导体裸片100所描绘的电路组件中的一些或全部。

在生产期间，半导体裸片410(1)到410(3)可形成于晶片400上。当仍然是晶片400的一部分时，半导体裸片410(1)到410(3)可在仍然是晶片400的一部分时经测试以便检测生产缺陷。在一些实例中，在晶片级测试期间(例如，在切割晶片400以分离半导体裸片410(1)到410(3)之前)，可使用相应的mBIST电路413(1)到413(3)彼此同时(例如，并行地)测试半导体裸片410(1)到410(3)。

为了支持并行测试，划线430(1)和430(2)可形成于晶片400上，所述划线将半导体裸片410(1)到410(3)中的一个的某些触点或端子连接到邻近半导体裸片的端子(例如，触点、引脚等)。划线430(1)可跨越划线区420(1)，且划线430(2)可跨越划线区420(2)。例如，划线430(1)可将IO端子/电路411(1)的端子连接到IO端子/电路411(2)的端子，且划线430(2)可将IO端子/电路411(2)的端子连接到IO端子/电路411(3)的端子。划线区420(1)和420(2)可为在分割操作期间被破坏以将半导体裸片410(1)到410(3)分成单独部分的晶片400的区域。当切割晶片400时，来自430(1)和/或430(2)的短截线可保持在半导体裸片410(1)到410(3)中的一或多个上。

在晶片级测试期间，测试设置的探针可仅在物理上连接到半导体裸片410(2)的IO端子/电路411(2)(例如，DQ/DQS/DM端子、C/A端子、CK端子等，或其任何组合)以促进传达命令、地址、时钟信号、测试结果等。因为IO端子/电路411(2)经由划线430(1)耦合到IO端子/电路411(1)且经由划线430(2)耦合到IO端子/电路411(3)，所以测试仪可提供被引导到半导体裸片410(1)到410(3)中的相应半导体裸片的单独测试命令、地址、时钟信号等。因为IO端子/电路411(1)到411(3)经由划线430(1)和430(2)互连，所以半导体裸片410(1)到410(3)可共享共同IO总线(例如，命令、地址、时钟、数据等)。为了避免半导体裸片410(1)到410(3)中的多于一个半导体裸片同时在特定总线上通信，测试仪可提供包含指示多个半导体裸片中的目标半导体裸片的标识符的测试命令，所述标识符例如被启用的片选信号CS或时钟启用信号CKE。测试仪可利用CKE或CS信号中的一个来指示单独测试命令、地址、时钟信号等的目标。

响应于单独测试命令、地址、时钟信号等，相应mBIST电路413(1)到413(3)可执行相应存储器单元阵列414(1)到414(3)的一或多个自测试且经由相应IO端子/电路411(1)到411(3)将自测试结果提供回测试仪。来自半导体装置410(2)的测试结果可直接从IO端子/电路411(2)提供到测试仪。来自半导体装置410(1)的测试结果可经由划线430(1)和IO端子/电路411(2)从IO端子/电路411(1)提供到测试仪。来自半导体装置410(3)的测试结果可经由划线430(2)和IO端子/电路411(2)从IO端子/电路411(3)提供到测试仪。

应了解，晶片400可包含多于或少于三个半导体裸片。还应了解，IO端子/电路411(2)可连接到IO端子/电路411(1)或IO端子/电路411(3)中的仅一个，或可连接到其它半导体裸片的额外mBIST电路。在晶片级测试期间使用划线来互连多个半导体裸片可简化测试设置，并且可减少晶片级测试时间。

图5是根据本公开的实施例的包含半导体裸片510(1)到510(3)的晶片500的图式。晶片500可包含形成于半导体裸片510(1)与半导体裸片510(2)之间的划线区520(1)，以及形成于半导体裸片510(2)与半导体裸片510(3)之间的划线区520(2)。在一些实例中，图1的半导体裸片100可实施半导体裸片510(1)到510(3)中的任一个。

半导体裸片510(1)到510(3)中的每一个可包含相应的一组IO端子/电路411(1)到411(3)、相应的一组电源端子/电路412(1)到412(3)、相应的mBIST电路513(1)到513(3)和相应的存储器单元阵列414(1)到414(3)。514(1)到514(3)的操作可如参考图1的存储器单元阵列145所描述的那样。为了清楚起见，从图5中所描绘的半导体裸片510(1)到510(3)中的每一个省略额外电路组件。应了解，在不脱离本公开的范围的情况下，半导体裸片510(1)到510(3)可包含此省略的电路系统，例如参考图1的半导体裸片100所描绘的电路组件中的一些或全部。半导体裸片510(1)到510(3)可包含先前已经关于图4的半导体裸片410(1)到410(3)描述的元件。图5中已使用与图4中所使用的参考标号相同的参考标号来标识那些元件，且共同元件的操作如先前所描述的那样。因此，为了简洁起见，将不重复对这些特定元件的操作的详细描述。

在生产期间，半导体裸片510(1)到510(3)可形成于晶片500上。另外，补充mBIST电路522(1)可形成于划线区520(1)中，且补充mBIST电路522(2)可形成于划线区520(2)中。补充mBIST电路522(1)可经由相应划线连接到mBIST电路513(1)和/或mBIST电路513(2)，且补充mBIST电路522(2)可经由相应划线连接到mBIST电路513(2)和/或mBIST电路513(3)。补充mBIST电路522(1)和补充mBIST电路522(2)可促进晶片级测试期间的额外或不同的自测试操作。补充mBIST电路522(1)和补充mBIST电路522(2)可提供额外的处理量以减少自测试时间(例如，更多的自测试循环、增加并行处理等)，可提供支持不同操作(例如，支持关于图2和3的实施例描述的主mBIST电路的操作)的额外功能性，可提供支持不同于封装之后的服务中或操作测试等的晶片级测试的功能性，或其任何组合。可针对晶片500的每一半导体裸片510(1)到510(3)或晶片500的半导体裸片的特定子集形成补充mBIST电路522(1)和补充mBIST电路522(2)(例如，以支持主mBIST电路操作)。补充mBIST电路522(1)和补充mBIST电路522(2)可通过使晶片级测试更高效、更彻底或这些操作的任何组合来改进晶片级测试。划线区520(1)和520(2)可为在分割操作期间被破坏以将半导体裸片510(1)到510(3)分成单独部分的晶片500的区域。当切割晶片500时，来自将半导体裸片510(1)到510(3)连接到补充mBIST电路522(1)和/或补充mBIST电路522(2)的划线的短截线可保持在半导体裸片510(1)到510(3)中的一或多个上。

在晶片级测试期间，测试设置的探针可在物理上连接到511(1)到511(3)中的至少一个以促进传达命令、地址、时钟信号、测试结果等。

响应于单独测试命令、地址、时钟信号等，相应mBIST电513(1)到513(3)可执行相应515(1)到515(3)的一或多个自测试且经由相应511(1)到511(3)将自测试结果提供回测试仪。mBIST电路513(1)和/或mBIST电路513(2)可使用补充mBIST电路522(1)来执行自测试操作的至少部分，且mBIST电路513(2)和/或mBIST电路513(3)可使用补充mBIST电路522(2)来执行自测试操作的至少部分。来自半导体装置510(2)的测试结果可直接从511(2)提供到测试仪。来自半导体装置510(1)的测试结果可经由划线530(1)和511(2)从511(1)提供到测试仪。来自半导体装置510(3)的测试结果可经由划线530(2)和511(2)从511(3)提供到测试仪。

应了解，晶片500可包含多于或少于三个半导体裸片。还应了解，补充mBIST电路522(1)和/或补充mBIST电路522(2)可实施于图2的划线区220(1)和/或划线区220(2)中以补充如所描述的自测试操作。

图6是说明根据本公开的实施例的用以执行晶片级自测试的方法600的流程图。可使用图1的半导体裸片100、图2的晶片200、图3的晶片300、图4的晶片400、图5的晶片500或其任何组合来执行方法600。

方法600可包含在610处在晶片的第一半导体裸片处从测试仪接收测试命令。第一半导体裸片可包含图1的半导体裸片100、图2的半导体裸片210(2)、图3的半导体裸片310(2)、图4的半导体裸片410(2)、图5的半导体裸片510(2)，或其任何组合。在一些实例中，方法600可进一步包含(例如，经由CKE或CS信号)从测试仪接收第一半导体裸片是主装置且第二半导体裸片是从装置的指示。

方法600可进一步包含在620处经由跨越晶片的划线区延伸的划线将测试命令提供到晶片的第二半导体裸片。划线可包含图2的230(1)或230(2)、图4和5的430(1)或430(2)。第二半导体裸片可包含图1的半导体裸片100、图2的半导体裸片210(1)或半导体裸片210(3)、图3的半导体裸片310(1)、图4的半导体裸片410(1)或半导体裸片410(3)、图5的半导体裸片510(1)或半导体裸片510(3)，或其任何组合。

方法600可进一步包含在630处响应于测试命令而经由第二半导体裸片的存储器内建自测试(mBIST)电路执行第二半导体裸片的存储器单元阵列的自测试。mBIST电路可包含图1的mBIST电路180、图2的mBIST电路213(1)或mBIST电路213(3)、图3的mBIST电路313(1)、图4的mBIST电路413(1)或mBIST电路413(3)、图5的mBIST电路513(1)或mBIST电路513(3)，或其任何组合。在一些实例中，方法600可进一步包含由第二半导体裸片的mBIST使用形成于晶片的划线区中的补充mBIST电路来辅助执行存储器单元阵列的自测试。补充mBIST电路可包含图5的补充mBIST电路522(1)或补充mBIST电路522(2)。

方法600可进一步包含在640处经由划线将自测试的结果提供到第一半导体裸片。在一些实例中，方法600可进一步包含将自测试的结果提供到测试仪。在一些实例中，方法600可进一步包含在晶片的第一半导体裸片处从测试仪接收第二测试命令，且响应于第二测试命令而经由第一半导体裸片的第二mBIST电路执行第一半导体裸片的存储器单元阵列的自测试。第二mBIST电路可包含图1的mBIST电路180、图2的mBIST电路213(2)、图3的mBIST电路313(2)、图4的mBIST电路413(2)、图5的mBIST电路513(2)，或其任何组合。

虽然详细描述描述了某些优选实施例和实例，但所属领域的技术人员将理解，本公开的范围从具体公开的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见的修改和等效物的使用。另外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的具体特征和方面的各种组合或子组合并仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开实施例的变化模式。因此，预期本公开中的至少一些的范围不应受上文所描述的特定所公开实施例限制。