法律状态公告日
法律状态信息
法律状态
2023-04-25
发明专利申请公布后的驳回 IPC(主分类):G05B19/042 专利申请号:2021102352005 申请公布日:20210709
发明专利申请公布后的驳回
机译: 集成有多个高速确定性通信接口的基于双处理器多FPGA的电子设备,用于时间关键控制应用
机译: 闪存控制器机制能够生成基于主机的高速缓存信息或基于闪存的高速缓存信息,以便在从主机存储数据时,使用较少节点构建和优化二叉树
机译: 闪存控制器机制能够生成基于主机的高速缓存信息或基于闪存的高速缓存信息,以便在从主机存储数据时,使用较少节点构建和优化二叉树