一种交替采样型FPGA-ADC系统及其交替采样方法、PET系统

摘要

本发明属于医学影像技术领域，具体涉及一种交替采样型FPGA‑ADC系统及其交替采样方法、PET系统。其中，交替采样型FPGA‑ADC系统，包括：多相位时钟发生器，由系统时钟驱动，用于产生两路相位差为180°的分相时钟；两路ADC通道，分别以两路相位差为180°的分相时钟作为采样时钟，以交替产生待测脉冲信号的脉冲宽度信息；通道拼接模块，用于对待测脉冲信号的脉冲宽度信息进行信息拼接。本发明的交替采样型FPGA‑ADC系统，实现采样率的翻倍，使得信号的细节可以更加真实地还原。测试表明，交替采样型FPGA‑ADC系统在50MHz采样频率条件下可测幅度范围达1.4V，有效位好于5.5bits。

说明书

技术领域

本发明属于医学影像技术领域，具体涉及一种交替采样型FPGA-ADC系统及其交替采样方法、PET系统。

背景技术

目前，正电子发射计算机断层显像(Positron Emission Tomography，PET)系统在癌症前期检测中发挥越来越重要的作用。基于硅光电倍增管(Silicon Photomultiplier，SiPM)探测器件，由于其良好的能量和时间分辨率以及磁兼容性能，越来越多地应用于PET系统中。基于SiPM的PET探测器的原理是利用SiPM将探测器晶体模块捕获的高能Gamma光子转化成的低能可见光信号通过光电效应进而转化为模拟电信号，并利用模拟调理电路将模拟电信号进行放大成形，再利用能量测量装置和时间测量装置(Time-Digital Converter，TDC)得到电信号的能量和达到时间信息，然后利用后端的符合判选等方法筛选出有效信号。由于PET探测器通道数很多，设计低成本、低功耗的能量测量装置是PET探测器电子学系统设计的关键之一。

现有的能量测量装置，大多是基于商用ADC芯片来实现模数变换，然后将得到的数字化信息送入现场可编程逻辑门阵列(Field Program Gate Array，FPGA)芯片中利用能量积分算法完成，其ADC成本高、功耗大等缺陷，不利于多通道集成。因此，许多代替技术孕育而生，例如：过阈时间测量技术(time-over-threshold，TOT)、多电压阈值技术(Multi-voltage threshold，MVT)等。其中，TOT技术需要额外的运放等元器件，并且其动态范围、线性和死时间等较难权衡；而MVT技术需要使用多个FPGA的I/O管脚和较为复杂的逻辑算法，并且其测量精度受到限制。而申请人的先前研究技术，如公开号为CN111610549A的专利文献公开的一种基于单条进位链的直接比较型FPGA-ADC装置，利用FPGA芯片逻辑代码和片外简单阻容离散器件实现低成本、低功耗、高集成度的直接比较型FPGA-ADC，可以实现高精度的模数变换和能量测量。

然而，其采样率、可测幅度范围以及有效位难以兼顾，特别是较低的采样率限制了其应用范围；为了使信号的细节能更加真实地还原，需要进一步提高ADC的采样率，这是本领域亟需解决的难题。

发明内容

基于现有技术中存在的上述缺点和不足，本发明的目的之一是至少解决现有技术中存在的上述问题之一或多个，换言之，本发明的目的之一是提供满足前述需求之一或多个的一种交替采样型FPGA-ADC系统及其交替采样方法、PET系统。

为了达到上述发明目的，本发明采用以下技术方案：

一种交替采样型FPGA-ADC系统，包括：

多相位时钟发生器，由系统时钟驱动，用于产生两路相位差为180°的分相时钟；

两路ADC通道，分别以两路相位差为180°的分相时钟作为采样时钟，以交替产生待测脉冲信号的脉冲宽度信息；

通道拼接模块，用于对待测脉冲信号的脉冲宽度信息进行信息拼接。

作为优选方案，交替采样型FPGA-ADC系统，还包括：

修正模块，用于对两路ADC通道输出的待测脉冲信号的脉冲宽度信息进行修正，以进行信息拼接。

作为优选方案，每一ADC通道包括：

低通滤波电路，用于对分相时钟进行低通滤波，得到低通滤波后的采样时钟；

比较器，用于分别对低通滤波后的采样时钟与其对应的输入信号进行比较，得到待测脉冲信号；

标定信号发生器，由与系统时钟非同源时钟驱动，用于产生待测脉冲信号的标定信号；

进位链，包括数个进位单元，每个进位单元包括多个抽头；标定信号输入进位链，以对各进位单元的各抽头进行标定；待测脉冲信号输入进位链，得到各抽头的电平状态；

细时间编码模块，用于对各抽头的电平状态进行编码，得到待测脉冲信号前后沿的细时间戳信息；

粗时间计数器，用于计算待测脉冲信号前后沿的粗时间戳信息；

脉冲宽度计算模块，用于合并待测脉冲信号前后沿的细时间戳信息和粗时间戳信息，以得到待测脉冲信号前后沿的时间信息；还用于对待测脉冲信号前后沿的时间信息进行差运算，得到待测脉冲信号的脉冲宽度信息。

作为优选方案，每个抽头对应一个触发器，以锁存得到抽头的电平状态。

作为优选方案，所述ADC通道还包括非线性修正电路；

标定信号发生器产生一定数量的标定信号，以进行细时间测量；非线性修正电路根据统计各细时间的数量计算修正系数，并将修正系数作为查找表LUT存储于FPGA芯片内部的随机存储器RAM中；

待测脉冲信号根据查找表LUT进行细时间非线性修正。

作为优选方案，两路ADC通道的进位链、非线性修正电路、细时间编码模块、粗时间计数器、脉冲宽度计算模块分别共用。

作为优选方案，所述比较器由FPGA芯片内部的IBUFDS资源组成。

作为优选方案，所述低通滤波电路由FPGA芯片之外串接电阻和管脚寄生电容组成。

本发明还提供如上任一方案所述的交替采样型FPGA-ADC系统的交替采样方法，包括以下步骤：

S1、产生两路相位差为180°的分相时钟；

S2、利用两路相位差为180°的分相时钟分别作为两路ADC通道的采样时钟，以交替产生待测脉冲信号的脉冲宽度信息；

S3、对待测脉冲信号的脉冲宽度信息进行信息拼接。

本发明还提供一种PET系统，包括如上任一方案所述的交替采样型FPGA-ADC系统。

本发明与现有技术相比，有益效果是：

本发明的交替采样型FPGA-ADC系统及其交替采样方法，实现采样率的翻倍，使得信号的细节可以更加真实地还原。测试表明，交替采样型FPGA-ADC系统在50MHz采样频率条件下可测幅度范围达1.4V，有效位好于5.5bits。

本发明的PET系统，基于信号的细节可以更加真实地还原，进一步提升影像质量。

附图说明

图1是本发明实施例的交替采样型FPGA-ADC系统的整体结构示意图；

图2是本发明实施例的交替采样型FPGA-ADC系统的单路ADC通道的结构示意图；

图3是本发明实施例的FPGA-ADC系统的原理示意图，(a、低通滤波前后采样时钟波形示意图；b、滤波后的采样时钟与输入信号波形示意图；c、比较后得到的待测脉冲信号)；

图4是本发明实施例的交替采样型FPGA-ADC系统的正弦波时域测试结果图；

图5是本发明实施例的交替采样型FPGA-ADC系统的动态性能测试结果图；

图6是本发明实施例的交替采样型FPGA-ADC系统的快脉冲数字化测试结果图。

具体实施方式

以下通过具体实施例对本发明的技术方案作进一步解释说明。

本发明实施例的交替采样型(Time Inteleaved，简称Ti)FPGA-ADC系统(简称TiADC)，含有两路ADC通道(channel-1和channel-2)，具体包括标定信号发生器、低通滤波电路、比较器、多相位时钟发生器、进位链、细时间编码模块、粗时间计数器(简称粗计数器)、非线性修正电路、脉冲宽度计算模块和通道拼接及修正模块，如图1所示；其中，单ADC通道具体结构如图2所示。

(1)标定信号发生器是由与系统时钟不同源时钟驱动，用于产生标定信号的装置。标定信号送入进位链中，利用码密度法对各进位单元进行标定；

(2)低通滤波电路是由FPGA芯片外串接电阻R和管脚寄生电容Cp组成，用于将模数采样时钟进行低通滤波，得到的类三角波信号使用比较器和输入的模拟信号进行比较，其比较输出脉宽可近似与输入的模拟信号幅度呈正比，其原理如图3(a)所示；

(3)比较器由FPGA芯片内部的IBUFDS资源组成，用于比较输入信号和滤波后的采样时钟，得到待测脉冲信号，如图3(b)、3(c)所示；

(4)多相位时钟发生器是由系统时钟驱动FPGA芯片内部PLL资源产生采样时钟的装置。

100MHz系统时钟(记作CLK_SYS)通过PLL产生两路相位差为180°的25MHz时钟，记作AD_CLK0和AD_CLK180；这两个时钟作为两路ADC通道的采样时钟使用；

(5)进位链由FPGA芯片内部的进位链资源组成。待测脉冲信号送入进位链后会在每个抽头出现电平0到1跳变，当时间测量采样时钟去锁存抽头电平时，各抽头不同的电平状态即代表待测脉冲信号到达的时间信息。为了减少FPGA的进位链资源消耗，可利用进位链单元四个抽头中的三个来标记待测脉冲信号前后沿的时间信息，进而得到脉冲宽度信息；

(6)细时间编码模块将进位链输出的温度计码转化为二进制细时间信息，进而得到待测脉冲信号前后沿的时间信息，其具体步骤如下：

(6.1)独热码编码器是用于检测DFF阵列锁存产生的温度计码(如“00001111”)中“01”跳变位置的装置。温度计码的各位分别与其临近高位进行与非运算，只有在“01”跳变处符合与非运算条件，最终得到独热码(如“00001000”)。为了减小DFF锁存亚稳态带来的非正常跳变(如“00010111”)，利用各位与其临近高四位进行与非运算，只标记最高出现“01”跳变的位置。对于最高三位，分别与最低位进行与或运算；

(6.2)二进制编码器由两部分组成，一部分为基本树结构，另一部分为输出树结构。基本树结构利用或门搭建层树结构，而输出树结构把基本树结构的中间电平提取，最终将独热码转换为二进制编码；

为了保证编码稳定性，在每一层门后都加入D触发器阵列，实现Pipeline结构。

(7)粗计数器用于计算粗时间信息，以获得较大的脉宽测量动态范围。

(8)非线性修正模块是利用标定信号发生器产生的标定脉冲信号，统计每个细时间并计算延迟均匀度，利用bin-by-bin方法得到非线性修正参数。非线性修正参数作为查找表LUT存放于FPGA内部的随机存储器RAM中。实际待测脉冲信号根据测得的细时间信息作为地址去读取LUT中的修正值得到修正后的细时间值；具体的步骤如下：

(8.1)系统初始化时，启动标定信号发生器产生标定脉冲信号，送入多相位进位链进行细时间测量；将得到的细时间测量结果作为地址，读取随机存储器(记作RMA1)在该地址内的内容，然后加1更新；根据码密度法，通过产生大量的标定脉冲信号就可以统计每个细时间值出现的个数，个数的多少与抽头延迟值成正比；

(8.2)例化另一个随机存储器(记作RAM2)，首先读取RMA1地址i的内容w

将计算得到的修正系数作为内容写入RMA2中作为修正查找表LUT；

(8.3)待测脉冲信号输入到多相位进位链进行细时间测量，并把细时间测量结果作为地址，查询RMA2中的内容，即可得到修正后的细时间值。

(9)通道拼接及修正模块是将两路ADC通道的数据经过简单修正后依次拼接打包；

多相位时钟发生器用于产生采样时钟，经过低通滤波电路后与输入的模拟信号通过FPGA芯片内部的比较器进行比较，得到待测脉冲信号。待测脉冲信号的宽度可近似与输入的模拟信号的幅度成正比，测量其脉宽即可完成模数变换。为了提高时间测量动态范围，采用粗、细时间相结合的时间内插方式。待测脉冲信号进入FPGA芯片内部的进位链，进位链的进位单元包含抽头，每个抽头对应一个触发器单元。进位链的抽头使用各自的触发器链锁存得到抽头状态电平。待测脉冲信号的前后沿不同时刻在进位链抽头上的状态不同，通过细时间编码模块对各抽头状态进行编码，即可得到待测脉冲信号前后沿的细时间戳信息。本发明实施例利用同一个进位链同时标记待测脉冲前后沿的时间状态信息。利用粗计数器可以得到待测脉冲信号前后沿的粗时间戳信息，然后通过打包逻辑对粗、细时间戳进行合并即可获得待测脉冲信号前后沿的时间信息。后沿时间减去前沿时间即可得到待测脉冲信号的宽度。上述为一个完整的ADC通道。

在本发明实施例中，为了提高ADC的采样率，FPGA芯片内部的锁相环PLL产生两路相位差为180°的分相时钟，分别作为两个上述ADC通道的采样时钟；两个通道的测量数据交替产生，然后经过通道拼接模块，将两路信息拼接。因此，本发明实施例的交替采样ADC的采样率是单路通道的两倍。需要注意的是，由于两路通道的增益、相位和偏置的不同，需要对两路的数据进行修正，然后再拼接，减小有效位数的损失。

另外，由于进位链各抽头之间延迟不均匀性，需要对延迟进行非线性修正。系统初始化时，标定信号发生器通过与系统时钟非同源时钟驱动产生大量的标定脉冲信号并进行细时间测量，非线性修正电路根据统计各细时间的数量计算修正系数，并将修正系数作为查找表(Look up table，LUT)存放于FPGA芯片内部的随机存储器(Random access memory，RAM)中。

其中，待测脉冲信号根据LUT进行细时间非线性修正。

本发明实施例的交替采样型FPGA-ADC系统的交替采样方法，包括以下步骤：

S1、产生两路相位差为180°的分相时钟；

S2、利用两路相位差为180°的分相时钟分别作为两路ADC通道的采样时钟，以交替产生待测脉冲信号的脉冲宽度信息；具体步骤可以参考上述内容；

S3、对待测脉冲信号的脉冲宽度信息进行信息拼接。

本发明实施例还提供一种PET系统，包括如上所述的交替采样型FPGA-ADC系统。

在Xilinx Kintex-7系列FPGA上例化了本发明实施例的交替采样型FPGA-ADC系统。利用任意波形发生器产生频率为1MHz的正弦波输出信号，利用交替采样型FPGA-ADC系统的A/D变换后的结果进行模数变换，得到如图4的时域波形。根据时域波形进行快速傅里叶变换，出现一个高能量的输入信号以及多个谐波(HD2-HD9)，得到其动态性能，如图5所示。测试结果表明：本发明实施例的交替采样型FPGA-ADC系统的有效位数(effectivenumber of bits，ENOB)可达5.5位(@1MHz)；采样频率50MHz，可测幅度范围达1.4V左右。

另外，还采用任意波形发生器输出较快脉冲信号(上升沿80ns，下降沿200ns)来模拟真实的SiPM信号，其经过A/D转换后的时域波形如图6所示，通过提高采样率，信号的细节可以更加真实地还原。

作为上述实施例及其代替方案，两路ADC通道的进位链、非线性修正电路、细时间编码模块、粗时间计数器、脉冲宽度计算模块还可以分别独立配置，实现交替采样型FPGA-ADC系统构架的多样化，满足不同应用的需求。

以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。