一种集成于FPGA的动态多启动电路与FPGA

摘要

本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。