用于多个数据存储体的共享错误校验及校正逻辑

摘要

本发明揭示与可执行错误校验及校正ECC功能的存储器装置相关的系统及方法。所述系统及方法可采用可在两个或更多个存储体(0到7)之间共享的ECC逻辑(162A到162D、164A到164D、166A到166D、168A到168D)。所述ECC逻辑可用于执行例如读取、写入及屏蔽写入操作等存储器操作，且可提高存储数据的可靠性。

说明书

技术领域

本发明涉及存储器系统及装置，且更具体来说，本发明涉及错误校验及校正(ECC)电路系统。

背景技术

本章节希望向读者介绍可与本发明的各种方面相关的各种技术方面，如下文将描述及/或主张。可认为此讨论有助于向读者提供促进本发明的各种方面的理解的背景信息。因此，应理解，这些叙述应鉴于此来解读，而不应被解读为现有技术的承认。

存储器装置(例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)或快闪存储器)是电子系统及装置(例如计算机、服务器、网络装置、移动电话、智能电话、穿戴式装置、媒体播放器、物联网(IoT)装置及其类似者)的重要组件。存储器装置可用于提供用于处理电路系统(例如处理器、微控制器、芯片上系统)的存储器功能且促进数据处理操作及/或提供数据处理操作期间的数据存储。为此，存储器装置可具有布置成存储器阵列及/或存储体的可寻址存储器元件。这些存储器装置还可包含允许存储器装置接收命令及地址的控制接口及/或提供存储器元件与处理电路系统之间的数据存取的输入/输出(I/O)接口。

特定存储器装置可提供可用于提高数据存储的可靠性的错误校验及校正(ECC)功能。在此类系统中，存储于存储器元件、阵列或存储体中的数据可与错误位或奇偶校验位相关联(例如与错误位或奇偶校验位一起存储)。奇偶校验位可提供允许验证数据完整性的数据冗余。例如，在写入操作期间，ECC电路系统可用于确定可与写入数据一起存储的奇偶校验位。在读取操作期间，ECC电路系统可检索读取数据及奇偶校验位且检查读取数据中的错误。在屏蔽写入操作期间，ECC电路系统可检索旧数据，使用奇偶校验位来校正错误，执行屏蔽写入操作，且使用新屏蔽字来产生新奇偶校验位。一般来说，ECC码可允许验证及/或校正数据，且ECC电路系统可相应地执行错误校正。

ECC电路系统系统可与数据存储体或数据存储体区段相关联。具有ECC电路系统的存储器装置的实例是图1A、1B及1C中所说明的动态随机存取存储器(DRAM)阵列10。DRAM阵列10可具有8个数据存储体且每一数据存储体可具有4个存储器块。在实例中，DRAM阵列10具有含存储器块12A、12B、12C及12D的数据存储体0、含存储器块14A、14B、14C及14D的数据存储体1、含存储器块16A、16B、16C及16D的数据存储体2、含存储器块18A、18B、18C及18D的数据存储体3、含存储器块22A、22B、22C及22D的数据存储体4、含存储器块24A、24B、24C及24D的数据存储体5、含存储器块26A、26B、26C及26D的数据存储体6及含存储器块28A、28B、28C及28D的数据存储体7。

块可由存储体逻辑电路系统控制。在DRAM阵列10的实例中，数据存储体0与存储体逻辑32A及32B相关联，数据存储体1与存储体逻辑34A及34B相关联，数据存储体2与存储体逻辑36A及36B相关联，数据存储体3与存储体逻辑38A及38B相关联，数据存储体4与存储体逻辑42A及42B相关联，数据存储体5与存储体逻辑44A及44B相关联，数据存储体6与存储体逻辑46A及46B相关联，且数据存储体7与存储体逻辑48A及48B相关联。所说明的DRAM阵列10还可包含外围电路系统块50。每一存储器块可与专用列解码器52及行解码器54相关联，如所说明。

如上文所讨论，存储器装置通常具有专用于每一数据存储体的ECC电路系统。此可向每一数据存储体提供专用ECC功能。在所说明的DRAM阵列10中，将每一数据存储体说明为由两个专用ECC块服务。例如，ECC块62A及62B可专用于数据存储体0。如所说明，ECC块62A服务存储器块12A及12B且ECC块62B服务存储器块12C及12D。类似地，ECC块64A服务存储器块14A及14B且ECC块64B服务数据存储体1的存储器块14C及14D，ECC块66A服务存储器块16A及16B且ECC块66B服务数据存储体2的存储器块16C及16D，ECC块68A服务存储器块18A及18B且ECC块68B服务数据存储体3的存储器块18C及18D，ECC块72A服务存储器块22A及22B且ECC块72B服务数据存储体4的存储器块22C及22D，ECC块74A服务存储器块24A及24B且ECC块74B服务数据存储体5的存储器块24C及24D，ECC块76A服务存储器块26A及26B且ECC块76B服务数据存储体6的存储器块26C及26D，ECC块78A服务存储器块28A及28B且ECC块78B服务数据存储体7的存储器块28C及28D。DRAM阵列10可具有长度82及高度84作为尺寸。

例如上述布置的布置(其中每一数据存储体可具有专用ECC电路系统)促进存储器装置的设计符合特定用户规格及/或标准规格。例如，当将两个命令发出到相同数据存储体或不同数据存储体中的地址时，特定标准(例如美国电子装置工程联合委员会(JEDEC)标准)可具有两个命令之间的不同延时规格(即，两个连续命令之间的最小周期)。即，发出到两个不同数据存储体中的两个地址的命令可具有较小延时规格，而发出到共同存储体中的两个地址的命令可具有较大延时规格。作为实例，在低功率双倍数据速率4(LPDDR4)存储器中的屏蔽写入(MWR)命令的JEDEC规格中，当将两个相邻屏蔽读取命令发出到相同数据存储体时，其之间的最小延时是4*tCCD，及当将两个相邻屏蔽读取命令发出到不同数据存储体时，其之间的最小延时是1*tCCD。换句话来说，相同数据存储体的相邻MWR命令的时间间隔可相对较长，而不同数据存储体的两个相邻MWR命令的时间间隔可非常短。因为可在屏蔽写入操作期间执行ECC操作，所以专用于每一数据存储体的ECC电路系统的存在可促进不同数据块中的MWR命令满足短时间间隔。

每数据存储体存在专用ECC电路系统会占用大量平面规划资源。随着存储器装置变得更密集(例如每装置更多存储器)及/或存储器装置的尺寸减小，存储器逻辑(其包含ECC逻辑)的可用平面规划会变得更有限。

附图说明

可在阅读以下详细描述及参考图式之后更好地理解本发明的各种方面，其中：

图1A、1B及1C说明具有专用错误校验及校正(ECC)块的常规动态随机存取存储器(DRAM)阵列；

图2A、2B及2C说明根据本发明的实施例的具有共享ECC块的DRAM阵列；

图3是根据本发明的实施例的可采用共享ECC块的存储器装置的示意性框图；

图4A是根据本发明的实施例的耦合到不同数据存储体的共享ECC块的示意性框图；

图4B是根据本发明的实施例的具有由ECC控制逻辑控制的共享ECC块的DRAM阵列的示意性框图；

图5是根据本发明的实施例的使用共享ECC块来执行存储器读取操作的方法的流程图；

图6是根据本发明的实施例的使用共享ECC块来执行存储器写入操作的方法的流程图；

图7是根据本发明的实施例的使用共享ECC块来执行屏蔽写入操作的方法的流程图；

图8是说明根据本发明的实施例的相邻屏蔽写入操作的时序图；

图9是说明根据本发明的实施例的可在相邻屏蔽写入操作期间交换的触发信号及数据信号的时序图；

图10包含说明根据本发明的实施例的屏蔽写入操作执行的第一数据流及时序图；

图11包含说明屏蔽写入操作执行的第二数据流及时序图，且可发生于图10的图式之后；

图12包含说明屏蔽写入操作执行的第三数据流及时序图，且可发生于图11的图式之后；

图13包含说明屏蔽写入操作执行的第四数据流及时序图，且可发生于图12的图式之后；

图14包含说明屏蔽写入操作执行的第五数据流及时序图，其可发生于图13的图式之后；

图15包含说明屏蔽写入操作执行的第六数据流及时序图，且可发生于图14的图式之后；及

图16包含说明屏蔽写入操作执行的第七数据流及时序图，且可发生于图15的图式之后。

具体实施方式

下文将描述一或多个特定实施例。为提供这些实施例的简明描述，本说明书中未描述实际实施方案的所有特征。应了解，如同任何工程或设计项目，在任何此类实际实施方案的开发中，必须作出许多实施方案特定决策以实现可随实施方案变动的开发者的特定目标，例如符合系统相关及企业相关约束。此外，应了解，此开发计划可能既复杂又耗时，但会是受益于本发明的所属领域的一般技术人员的例行设计、制作及制造任务。

许多电子系统及装置(例如计算机、移动电话、穿戴式装置、物联网(IoT)装置、服务器、数据中心处理及存储装置及其类似者)可采用存储器装置来提供数据存储功能及/或促进数据处理操作执行。为此，这些电子系统可包含可耦合到存储器装置的处理电路。若干存储器装置可使用可安置于数据存储体中的可寻址存储器元件(例如存储器行或列)来存储数据。可寻址存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置(例如同步DRAM(SDRAM)装置)、双倍数据速率SDRAM装置(例如DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、DDR4 SDRAM)、低功率DDR装置(例如LPDDR3 SDRAM、LPDDR4 SDRAM及图形DDR SDRAM装置(例如GDDR3 SDRAM、GDDR4 SDRAM)及静态RAM(SRAM)装置及/或快闪存储器装置等等。

为与存储器装置交互，电子系统中的处理电路可通过与输入/输出(I/O)接口及命令接口交互来存取(例如读取或写入)存储器元件。作为实例，处理器可通过向存储器元件提供写入命令及/或地址及待存储的一系列字来存储信息，且通过提供读取命令及/或地址且接收存储字来从来自存储器装置的特定存储器元件读取存储信息。可经由命令接口来提供命令及/或地址，且可经由I/O接口来检索请求信息(例如字)。特定存储器装置能够执行屏蔽写入操作。在屏蔽操作中，处理器可向含有旧数据的存储器元件提供屏蔽写入命令及/或地址及待存储的一系列字及指示应保留旧数据的哪些部分的数据屏蔽。

许多装置还包含可用于提高数据完整性的错误校验及校正(ECC)电路。ECC电路系统可用于产生可在写入操作期间与数据一起存储的奇偶校验位(例如错误校验位、ECC位、错误位)。ECC电路系统还可在读取操作期间使用先前存储的错误位来校验及/或校正存储数据。在一些实施方案中，ECC电路系统可标记(例如标注)被识别为受损坏或不可修复的字。在屏蔽写入操作中，ECC逻辑可检索旧数据，识别任何错误以产生校正旧数据，基于传入数据及数据屏蔽来实施修正以产生新数据，产生新奇偶校验位，且存储含有新奇偶校验位的所述新数据。以此方式，ECC电路系统可提供冗余到存储数据，其可提高存储操作的可靠性。

如上文所讨论，可对可存取、存储或修正数据存储体中的数据的每个操作(其包含读取、写入及/或屏蔽写入操作)执行ECC操作。因而，为符合特定延时规格(例如读取、写入及屏蔽写入规格)，ECC资源的适当分配(例如ECC电路系统的数目及分布)会影响存储器装置的设计。例如，如上文所讨论，发出到相同数据存储体(即，与共同数据存储体相关联的地址)的命令之间的延时周期可相对较长，而到不同数据存储体(即，不同数据存储体中的地址)的命令之间的延时周期可非常短。因此，可基于数据存储体的布置来分配ECC执行资源。

在常规系统(例如图1A到1C中所说明的DRAM阵列10)中，每一数据存储体可具有用于服务其存储器块的一或多个专用ECC块，如上文所描述。本说明书的实施例包含可具有可由不同数据存储体的存储器块共享的ECC块的存储器装置。此共享可允许减少所采用的ECC块的数目及/或大小，其可导致减小平面规划裸片、更快存储器装置操作及/或增大存储器密度。因为ECC块可由不同ECC块的数据存储体共享，所以ECC块可包含输入电路系统、输出电路系统、块选择电路系统、锁存电路系统及/或可促进不同数据存储体存取的多路复用电路系统。此类实施方案可促进符合具有发出到可共享ECC块的不同数据存储体的命令的相对较短延时周期的标准。本文中所描述的改进还可减少发出到共同存储器块的命令的延时，且可提高存储器装置的操作速度。

鉴于上文，图2A、2B及2C说明可采用服务不同数据存储体的ECC块的DRAM阵列110。DRAM阵列110可具有8个数据存储体且每一数据存储体具有4个存储器块。在实例中，DRAM阵列110具有含存储器块112A、112B、112C及112D的数据存储体0、含存储器块114A、114B、114C及114D的数据存储体1、含存储器块116A、116B、116C及116D的数据存储体2、含存储器块118A、118B、118C及118D的数据存储体3、含存储器块122A、122B、122C及122D的数据存储体4、含存储器块124A、124B、124C及124D的数据存储体5、含存储器块126A、126B、126C及126D的数据存储体6及含存储器块128A、128B、128C及128D的数据存储体7。因而，DRAM阵列110的容量(即，存储器容量)可类似于图1A、1B及1C中所说明的DRAM阵列10的容量。

存储器块可由存储体逻辑电路控制。在DRAM阵列110中，每一数据存储体的存储器块可相邻。因此，可减少存储体逻辑块的数目，每一数据存储体具有单个存储体逻辑块。如DRAM阵列110中所说明，数据存储体0可与单个存储体逻辑132相关联，数据存储体1与存储体逻辑134相关联，数据存储体2与存储体逻辑136相关联，数据存储体3与存储体逻辑138相关联，数据存储体4与存储体逻辑142相关联，数据存储体5与存储体逻辑144相关联，数据存储体6与存储体逻辑146相关联，且数据存储体7与存储体逻辑148相关联。因此，可将存储体逻辑块的数目从DRAM阵列10的32个减少到DRAM阵列110中的16个且存储器容量无任何减小。

所说明的DRAM阵列110可包含外围电路系统块150。存储器块还可与列解码器块152及行解码器块154相关联，如实例中所说明。如上文所讨论，在DRAM阵列110中，每一数据存储体的存储器块可相邻。因此，应注意，可将行解码器块154的数目从DRAM阵列10中的32个减少到DRAM阵列110中的16个。此可由于共享行解码器块154。例如，在数据存储体0中，存储器块112A及112C可共享第一行解码器154且存储器块112B及112D可共享第二行解码器器154，如所说明。存储器块112A及112C可共享行解码器154，因为其由共享高达最高有效位(即，RA＝0)的共同地址激活，且存储器块112B及112D可共享行解码器154，因为其由高达最高有效位(即，RA＝1)的共同地址激活。如所说明，数据存储体1、2、3、4、5、6及7还可具有行解码器块154的类似布置，其中由共同行地址激活的两个存储器块由每一行解码器块154服务。

DRAM阵列110的布置还可包含存在共享ECC逻辑块。例如，ECC块162A、162B、162C及162D可由数据存储体0及1的存储器块共享。共享ECC块162A可服务数据存储体0的存储器块112A及数据存储体1的存储器块114A，共享ECC块162B可服务数据存储体0的存储器块112C及数据存储体1的存储器块114C，共享ECC块162C可服务数据存储体0的存储器块112B及数据存储体1的存储器块114B，且共享ECC块162D可服务数据存储体0的存储器存储体112D及数据存储体1的存储器块114D。

类似地，ECC块164A、164B、164C及164D可由数据存储体2及3的存储器块共享。共享ECC块164A可服务数据存储体2的存储器块116A及数据存储体3的存储器块118A，共享ECC块164B可服务数据存储体2的存储器块116C及数据存储体3的存储器块118C，共享ECC块164C可服务数据存储体2的存储器块116B及数据存储体3的存储器块118B，且共享ECC块164D可服务数据存储体2的数据存储体116D及数据存储体3的数据存储体118D。

还可在数据存储体4与5之间找到ECC块的共享布置。ECC块166A、166B、166C及166D可由数据存储体4及5的存储器块共享。共享ECC块166A可服务数据存储体4的存储器块122A及数据存储体5的存储器块124A，共享ECC块166B可服务数据存储体4的存储器块122C及数据存储体5的存储器块124C，共享ECC块166C可服务数据存储体4的存储器块122B及数据存储体5的存储器块124B，且共享ECC块166D可服务数据存储体4的存储器块122D及数据存储体5的存储器块124D。还说明由数据存储体6及7的存储器块共享的ECC块168A、168B、168C及168D的类似布置。共享ECC块168A可服务数据存储体6的存储器块126A及数据存储体7的存储器块128A，共享ECC块168B可服务数据存储体6的存储器块126C及数据存储体7的存储器块128C，共享ECC块168C可服务数据存储体6的存储器块126B及数据存储体7的存储器块128B，且共享ECC块168D可服务数据存储体6的存储器块126D及数据存储体7的存储器块128D。由于布置，DRAM阵列110可具有可小于DRAM阵列10的长度82及高度84的长度182及高度184以导致具有相同容量的更小型装置。即，如果DRAM阵列110具有与DRAM 10相同的长度及高度，那么DRAM阵列110的存储器容量变成大于DRAM阵列10。

鉴于上文，图3说明存储器装置202的框图。存储器装置202可包含可经配置以控制及存取DRAM阵列110的控制电路系统。存储器装置202的控制电路系统可包含命令解码器204及地址解码器206。命令解码器204及地址解码器206可从输入缓冲器208接收可由耦合到存储器装置202的处理电路系统提供的命令及地址信号210。命令解码器204可使用命令信号212来产生一组指令到存取控制电路系统211。命令信号212可包含可用于控制ECC控制逻辑(ECC_CTRL)216的ECC命令(ECC_CMD)信号214。ECC控制逻辑216可控制ECC块162A、162B、162C、162D、164A、164B、64C、164D、166A、166B、166C、166D、168A、168B、168C及168D(图3中仅说明ECC块162A及168D)。ECC命令信号214可指示由命令解码器204从命令及地址信号210解码的命令。因而，ECC命令信号214可含有描述请求存储器装置操作(例如屏蔽写入命令、读取命令、写入命令或可采用ECC功能的任何其它操作)的信息。地址解码器206可产生可由存取控制电路系统211使用的地址信号218。存取控制电路系统211可使用命令信号212及地址信号218来产生可用于激活DRAM阵列110中的数据存储体及/或存储器块的适当激活信号220。

存储器装置202的控制电路系统还可包含时控电路系统。为此，时钟信号226可由输入缓冲器228提供，输入缓冲器228可从存取存储器的外部处理电路接收时钟信号230。时钟信号226可提供到产生一系列内部时钟信号231的内部时钟发生器229。存储器装置202的控制电路系统还可包含可用于从时钟信号226产生同步信号以辅助ECC控制逻辑216的操作的电路系统。例如，接收时钟信号226的写入延时计数器224可用于产生起始信号(MWRR_clk0)232及起始信号(MWRW_clk0)234。起始信号232及234可用于协调ECC块的操作，如下文将详细说明。可响应于由命令解码器204产生的信号而产生起始信号232及234。例如，如果命令解码器204识别命令及地址信号210与屏蔽写入命令相关，那么可产生屏蔽写入信号(DMWR)222来触发起始信号232及234产生。

DRAM阵列110可耦合到读取/写入(RW)总线242及数据屏蔽(DM)总线244。RW总线242可用于载送字来往于DRAM阵列110的存储器块。DM总线244可用于载送可与屏蔽写入操作相关联的数据屏蔽，如下文将详细说明。RW总线242及DM总线244两者可耦合到ECC块162A到D、164A到D、166A到D、168A到D及ECC控制逻辑216。在一些实施例中，RW总线242可为128位宽且DM总线244可为16位宽，如所说明。RW总线242及DM总线244可耦合到存储器装置中的输入/输出(I/O)电路系统246。

I/O电路系统246可使用数据(DQ)信号248及数据选通信号(DQS)信号249来与处理电路系统交换数据。在此实例中，I/O电路246可经由可支持低字节的8个位(例如DQ<7:0>)及高字节的8个位(例如DQ<8:15)的16个引脚来接收DQ信号248。I/O电路系统246还可接收数据屏蔽信号250来执行屏蔽写入操作。可依DQS信号249的双倍数据速率提供DQ信号248。I/O电路246可经由可对应于数据的低字节及高字节的两个引脚来接收数据屏蔽信号250。存储器装置202的突发长度(即，由处理器循序提供到每一引脚的位的数目)可为16或32。在屏蔽写入操作期间，突发长度可为16。因此，在屏蔽写入操作期间，I/O电路246可通过DQ信号248来接收256个位(即，16个引脚中的每一者中的16位序列)，且在两个循环内提供256个位到RW总线242。此外，I/O电路系统246可通过DM信号250来接收32个位(即，2个引脚中的每一者中的16位序列)，且在两个循环内提供32个位到DM总线244。因此，在屏蔽写入操作期间，在两个循环内并行提供经由RW总线242所提供的数据及经由DM总线244所提供的数据掩模。

图4A说明包含耦合到数据存储体0的存储器块112A及数据存储体1的存储器块114A的共享ECC块162A的DRAM阵列110的一部分的示意性框图270。框图说明可促进ECC块的共享操作且可减少存储器装置202的连续命令之间的最小延时的ECC块162A的部分。应注意，可以类似于上述方式的方式布置共享ECC块162B、162C、162D、164A、164B、164C、164D、166A、166B、166C及166D。

如上文所讨论，共享ECC块162A可耦合到存储器块112A及114A。存储器块112A可使用128个数据线272A及272B及8个奇偶校验线274A及274B来耦合到ECC块162A。类似地，存储器块114A可使用128个数据线276A及276B及8个奇偶校验线278A及278B来耦合到ECC块162A。在说明图中，数据线272A、272B、276A及276B耦合到ECC存储器块284A及284B。类似地，奇偶校验线274A、274B、278A及278B耦合到ECC奇偶校验块286A及286B。框图270详细说明与相关联于最低数据位的数据线(例如数据线272A及276A)交互的ECC存储器块284A及ECC奇偶校验块286A及与相关联于最低奇偶校验位的奇偶校验线(例如奇偶校验线274A及278A)交互的ECC奇偶校验块286A。为清楚起见，从框图270省略ECC存储器块284B及ECC奇偶校验块286B的细节。ECC存储器块284B可包含ECC存储器块284A中所说明的电路的127个例子，且ECC奇偶校验块286B可包含ECC奇偶校验块286B中所说明的电路的7个例子。可由存储器块112A并行提供来自数据线272A及272B的128个数据位及来自奇偶校验线274A及274B的8个奇偶校验位。类似地，可由存储器块114A并行提供来自数据线276A及276B的128个数据位及来自奇偶校验线278A及278B的8个奇偶校验位。

ECC块162A还可包含可促进ECC操作的ECC解码器288、ECC症状解码器290及位校正块292。ECC解码器288可用于从数据位321(其包含数据位320A)的128个位产生奇偶校验位(PoutP)341(其包含奇偶校验位340A)。ECC症状解码器290可用于从所产生的奇偶校验位341及所检索的奇偶校验位(ECC_Bit)339(其包含奇偶校验位338A)产生错误信息向量(SC)315(其包含错误位314A)。例如，在读取操作期间或在屏蔽写入操作期间，ECC症状解码器290可使用所产生的奇偶校验位341及与数据位321一起存储的奇偶校验位339来确定错误信息向量315。错误信息向量315可具有与数据的位数(例如实例中的128个位)相同的维数且可指示数据位321的特定位是否不正确。ECC存储器块282A中的位校正块292可基于接收错误信息向量315的错误位314A来校正存储于锁存器312中的对应数据位。在一些实施例中，可使用反相器来发生位校正块292中的校正。如上文所讨论，ECC存储器块282B可各自具有类似于位校正块292的相应位校正块，其从错误信息向量315接收对应错误位。

ECC存储器块284A还可包含可基于控制指令(R/W/M_sel)318来配置ECC操作的3输入多路复用器316。当选择写入模式W(例如输入W)时，多路复用器316可提供来自锁存器322的信号作为数据位320A，锁存器322可由触发信号(MWRW_clk1)313时控。锁存器322可存储从RW总线242接收的数据位323。当选择校正位模式M时，多路复用器316可提供来自位校正块292的校正数据位作为数据位320A。如上文所描述那样执行位的校正。可基于由触发信号(MWRR_clk1)311触发锁存器312来执行数据位的校正。

当多路复用器316中选择读取模式R时，提供来自存储体选择多路复用器304的输出位作为数据位320A。存储体选择多路复用器304可由存储体选择命令(BK_sel)308配置。存储体选择多路复用器304可用于从数据线272A经由缓冲器302A接收位306A或从数据线276A经由缓冲器302A接收位306B。可在读取操作期间提供多路复用器316的输出数据位320A到ECC解码器288以识别错误，在写入操作期间提供多路复用器316的输出数据位320A到ECC解码器288以产生奇偶校验位，及/或在屏蔽写入操作期间提供多路复用器316的输出数据位320A到ECC解码器288以识别旧数据中的错误且产生与新数据相关联的奇偶校验位，如上文所讨论。还可提供多路复用器316的输出数据位320A到锁存器324，锁存器324由触发信号(MWRW_clk2)317时控。锁存器324的输出397可耦合到锁存器326A，锁存器326A经由缓冲器302B来提供数据到存储器块112A。锁存器324的输出397还可耦合到锁存器326B，锁存器326B经由缓冲器302B来提供数据到存储器块114A。锁存器326A及326B可由触发信号(CWCLK+BK_sel)309控制，触发信号309可由存储体选择命令308门控以选择接收由ECC存储器块248A产生的数据的数据存储体。

在一些情境中(例如在读取及/或屏蔽写入操作期间)，ECC奇偶校验块286A可从存储器块112A及114A经由缓冲器332A接收奇偶校验位。可由存储体选择命令308控制的存储体选择多路复用器334可用于选择应用于及存储于锁存器336中的数据。锁存器336可由触发信号311时控，触发信号311还可时控锁存器312，如上文所描述。可提供由锁存器336提供的奇偶校验位338A到ECC症状解码器290以识别读取数据中的错误，如上文所描述。可将由ECC解码器288产生的奇偶校验位340A存储于锁存器346中，锁存器346可由触发信号(CWCLK)309时控。由存储体选择命令308控制的存储体选择解多路复用器342可确定存储器块112A是否应经由缓冲器332B来接收奇偶校验位344A或存储器块114A是否应经由缓冲器332B来接收奇偶校验位344B。

ECC块162A还可包含检索及存储来自DM总线244的数据屏蔽382的电路。为此，可由还触发锁存器322的触发信号(MWRW_clk1)313时控的数据屏蔽锁存器386可用于存储数据屏蔽382且提供锁存数据屏蔽信号(LDM)390来指示数据屏蔽382准备好用于屏蔽写入操作。在一些实施例中，ECC存储器块248A中的多路复用器316还可用于执行屏蔽写入操作的数据屏蔽步骤。因为多路复用器316可通过其W输入来接收新数据且通过其M输入来接收旧数据，所以可通过调整控制指令318来执行数据屏蔽。例如，当应执行屏蔽时，多路复用器316可从M输入选择旧数据，而当不应执行屏蔽时，多路复用器316可通过其W输入来选择新数据。为此，ECC逻辑可基于可锁存于数据屏蔽锁存器386中的接收数据屏蔽382来产生控制指令318。

图4B说明包含DRAM阵列110及RW总线242及DM总线244(如图4A中所说明)的示意性框图400。应注意，在图4B中，将图4A的数据线272A及272B指示为数据线404A，将数据线276A及276B指示为数据线404B，将奇偶校验线274A及274B指示为奇偶校验线406A，且将奇偶校验线278A及278B指示为奇偶校验线406B。此外，ECC奇偶校验块286A及286B在此指称为ECC奇偶校验块414，且ECC存储器块284A及284B在此指称为ECC存储器块416。框图400还说明ECC控制逻辑216。ECC控制逻辑216可提供图4A中所指示的块选择命令308、控制指令318及触发信号309、311、313及370。ECC控制逻辑216可基于ECC命令信号(ECC_CMD)214、起始信号(MWRW_clk0及MWRR_clk0)232及324及锁存数据屏蔽信号(LDM)390来产生信号。在图4A及4B中，共享ECC块可服务不同数据存储体中的两个存储器块。应注意，块选择命令308可用于选择哪一存储器块应耦合到与ECC操作相关联的共享ECC块。

鉴于上文，图5、6及7说明存储器装置在存储器操作期间使用共享ECC块(例如上文所说明的共享ECC块)来执行ECC操作的方法。图5说明使用上述共享ECC块来读取数据的方法420。为清楚起见，特定过程的描述包含参考图4A及4B中的电路作为实例。应注意，方法420可与可采用共享ECC电路系统(例如上述共享ECC电路系统)的任何存储器装置一起使用。在过程框422中，存储器装置可接收含有读取操作命令及地址的命令及地址指令。基于读取操作，存储器装置可通过激活与请求地址相关联的存储器块的行及列来存取适当存储器单元。

响应于此激活，所激活的存储器块(例如存储器块112A及/或114A)可在过程框424期间提供读取数据到共享ECC块(例如ECC块162A)。可通过使用数据线(例如数据线404A及/或404B)来执行此操作。在过程框426中，所激活的存储器块还可提供与存储数据相关联的奇偶校验位到对应共享ECC块。可通过使用奇偶校验线(例如奇偶校验线406A及/或406B)来执行此操作。

在过程框428中，存储器装置可提供用于选择提供数据的数据存储体的命令到ECC块。例如，可使用存储体选择命令308来执行此操作。在过程框430中，可基于检索奇偶校验位与计算奇偶校验位之间的比较来执行ECC块(例如ECC块162A)中数据的验证及校正，如上文所讨论。可并行或以任何其它顺序执行过程框424、426及428，且可使用上文所讨论的触发信号来调整过程的调度。过程框430可发生于过程框426及428之后。

当耦合到ECC块的两个存储体具有请求数据(例如，两个存储器块112A及114A提供数据到ECC块162A)时，过程框428中的存储体选择命令308可与触发信号及锁存器一起使用以循序服务两个数据。例如，可执行过程框424、426及428以服务存储器块112A，且可顺序执行过程框424、426及428以服务存储器块114A，同时执行过程框430以服务存储器块112A。此类型的管线操作可用于减少ECC块的主动共享期间的存储器操作的延时。在过程框430结束时，准备在过程框432中提供读取数据到I/O接口(例如经由RW总线242)，I/O接口可将数据传回到请求处理电路。

图6说明使用上述共享ECC块来写入数据的方法440。一些过程的描述可参考图4A及4B的元件作为实例。应注意，方法440可与可采用共享ECC电路系统的任何存储器装置一起使用。在过程框442中，存储器装置可接收含有写入操作命令及地址的命令及地址指令。在过程框444中，存储器装置的I/O电路系统(例如I/O电路246)可接收可经由(例如)RW总线242来传到数据存储体的传入数据。可基于请求地址来确定接收数据的数据存储体。与数据存储体及/或块相关联的ECC块可接收写入数据。例如，ECC块162A可接收导引到存储器块112A及/或114A的数据。

如上文所讨论，可在过程框446中使用ECC块来计算奇偶校验位。例如，ECC块162A可从传入数据(例如数据位323)计算奇偶校验位341。在计算奇偶校验位之后，可在过程框448中导引接收数据及计算奇偶校验位到适当存储器块。可使用存储体选择命令(例如存储体选择命令308)来执行存储器块的选择。例如，ECC块162A可使用锁存器326A或326B及存储体选择命令308来指导接收数据，且可使用锁存器346及存储体选择解多路复用器342及存储体选择命令308来指导计算奇偶校验位。可在过程框450中使用数据线(例如数据线404A及/或404B)来执行接收数据的转移，且可在过程框452中通过使用奇偶校验线(例如奇偶校验线406A及/或406B)来执行奇偶校验位的转移。

可并行或以任何其它顺序执行过程框448、450及452，且可使用上文所讨论的触发信号来调整过程的调度。当耦合到ECC块的两个存储体具有用于写入数据的地址(例如，两个存储器块112A及114A将从ECC块162A接收数据)时，可使用过程框448中的存储体选择命令308及过程框444、446、448、450及452中的触发信号及锁存器来循序服务两个存储器块。例如，可执行过程框444、446及448以服务存储器块112A，且可顺序执行过程框444、446及448以服务存储器块114A，同时执行过程框450及452以服务存储器块112A。此类型的管线操作可用于减少ECC块的主动共享期间的存储器操作的延时。在过程框450及/或452结束时，可将数据存储于数据存储体中。

图7说明使用上述共享ECC块来执行屏蔽写入操作的方法460。一些过程的描述参考图4A及4B。应注意，方法460可与可采用共享ECC电路系统的任何存储器装置一起使用。在过程框462中，存储器装置可接收含有屏蔽写入操作命令及地址的命令及地址指令。在过程框464中，存储器装置的I/O电路(例如I/O电路系统246)可接收可经由(例如)RW总线242来传到数据存储体的传入数据。在过程框466中，存储器装置的I/O电路系统(例如I/O电路246)可经由(例如)DM总线244来接收数据屏蔽382。

屏蔽写入数据操作还可引起存储器装置通过激活与请求地址相关联的存储器块的行及列来存取适当存储器单元。响应于此激活，所激活的存储器块(例如存储器块112A及/或114A)可在过程框468中提供存储数据到共享ECC块(例如ECC块162A)。可通过使用数据线(例如图4A中的数据线404A及/或404B)来执行此操作。所激活的存储器块还可在过程框470中提供与存储数据相关联的奇偶校验位到对应共享ECC块。可通过使用奇偶校验线(例如奇偶校验线406A及/或406B)来执行此操作。存储器装置还可提供用于选择数据存储体的命令(例如存储体选择命令308)到ECC块。可在过程框472中基于检索奇偶校验位与计算奇偶校验位之间的比较来执行ECC块(例如ECC块162A)中读取数据的验证及校正，如上文所讨论。

在过程框474中，可产生新屏蔽数据。可基于过程框472中所产生的校正数据、过程框464中所接收的接收数据及过程框466中所接收的接收数据屏蔽382来执行此过程。可通过接收数据的字节使用作为指导的接收数据屏蔽382选择性改变校正数据的字节来执行新屏蔽数据。接着，可将所产生的新屏蔽数据存储于数据存储体中。如上文所讨论，ECC块可用于计算与新屏蔽数据相关联的奇偶校验位。例如，ECC块162A可从接收数据(例如数据位321)计算奇偶校验位341。

在计算奇偶校验位之后，可导引接收数据及计算奇偶校验位到适当存储器块。可在过程框476中使用数据线(例如图4A中的数据线404A及/或404B)来执行新屏蔽数据的转移，且可在过程框478中通过使用奇偶校验线(例如奇偶校验线406A及/或406B)来执行奇偶校验位的转移。可并行或以任何其它顺序执行方法460的过程框，且可使用上文所讨论的触发信号来调整过程的调度。在过程框476及/或478结束时，可将屏蔽数据存储于数据存储体中。

当共享ECC块的两个存储体涉及屏蔽写入操作(例如，两个存储器块112A及114A使用共享ECC块162A来执行屏蔽写入操作)时，可使用管线操作来促进共享。图8的时序图800中说明此的实例。时序图800可包含命令图802、与第一屏蔽写入命令相关联的ECC序列图804及与第二屏蔽写入命令相关联的ECC序列图806。命令图802包含可导致一系列屏蔽写入ECC操作810的第一屏蔽写入命令808。命令图802包含可导致一系列屏蔽写入ECC操作814的第二屏蔽写入命令812。

屏蔽写入命令808及812可与不同数据存储体相关联(例如，地址与不同数据存储体相关联)且可间隔延时816。如上文所讨论，发生于不同数据存储体中的操作的最小延时可相对小于发生于共同数据存储体中的操作的延时。此可与执行屏蔽写入ECC操作810及814的时间相关。因此，可发生重叠时段818。如果使用不同ECC块来执行屏蔽写入ECC操作810及814，那么重叠时段818未必干扰操作。然而，如果共享ECC块服务两个不同数据存储体(例如此实例中的数据存储体0及1)，那么重叠时段818会导致共享ECC块的拥塞。为防止此拥塞，可使用管线操作策略，例如下文将在图9到16中详细说明的管线操作策略。

鉴于上文，图9的时序图820说明与上述管线操作相关联的触发信号及数据流。时序图820包含命令图802、时钟图822、数据图824、数据屏蔽图826、与第一数据存储体相关联的ECC I/O图828、与第二数据存储体相关联的ECC I/O图830、起始信号图832及834、ECC信号图836及838及ECC序列图840。以下描述参考tCCD周期842(即，列间周期，其可为到不同存储体的两个屏蔽写入命令之间的最小延时周期)及tCK周期844(其可为时钟信号的周期)。时序图820还包含参考由WL表示的写入延时及由BL表示的突发长度。

在时序图820中，命令及地址信号210可包含可导引到数据存储体0的第一屏蔽写入命令846，如命令图802中所说明。在与第一屏蔽写入命令相关联的写入延时之后，处理器可提供与第一屏蔽写入命令846相关联的新数据862及数据屏蔽864，如数据图824及数据屏蔽图826中所表示。在第一屏蔽写入命令846之后的tCCD周期842之后，命令及地址信号210可接收可导引到数据存储体1的第二屏蔽写入命令852。在等于周期850(WL+BL)的与第二屏蔽写入命令相关联的写入延时之后，处理器可提供与第二屏蔽写入命令852相关联的新数据884及数据屏蔽886，如数据图824及数据屏蔽图826中所表示。

如由第一屏蔽写入命令846所时控(虚线箭头858)，数据存储体0可经由数据线404A及奇偶校验线406A来提供来自请求地址的旧数据及对应奇偶校验位到ECC块(操作860)。图3中所说明的写入延时计数器224可使用起始信号232来提供起始脉冲868。如所说明，可在从发出第一屏蔽写入命令846起的(WL+BL-1/2*tCCD)周期848内提供起始脉冲868。1/2*tCCD对应于4*tCK(或时钟信号CLK的4个循环)。作为响应，ECC控制逻辑216可经由触发信号311来提供脉冲870，脉冲870可引发与旧数据相关的ECC操作872(例如验证及校正旧数据)。例如，脉冲870可触发图4A中所说明的锁存器312及336。

在tCCD周期842的一半之后，写入延时计数器224可使用起始信号234来提供起始脉冲874。即，可在从发出第一屏蔽写入命令846起的(WL+BL)周期850内提供起始脉冲874。作为响应，ECC控制逻辑216可经由可引发与屏蔽数据相关的ECC操作878(例如产生新屏蔽数据的奇偶校验位)的触发信号313来提供脉冲876。例如，脉冲876可触发图4A中所说明的锁存器322及386。ECC操作872及878可各自占用高达半个tCCD周期843以导致1个tCCD周期842的总时间。在ECC操作878之后，可在ECC I/O图828中所表示的操作866期间使用数据线404A来提供数据返回到数据存储体0。

如由第二屏蔽写入命令852所时控(虚线箭头880)，数据存储体1可经由数据线404B及奇偶校验线406B来提供来自请求地址的旧数据及对应奇偶校验位到ECC块(操作882)。应注意，操作860及882可具有一些时序重叠。ECC块可使用由存储体选择命令308控制的存储体选择多路复用器304及334来防止数据冲突。图3中所说明的写入延时计数器224可使用起始信号232来提供一起始脉冲890。如所说明，可在从发出第二屏蔽写入命令852起的(WL+BL-1/2*tCCD周期854内提供起始脉冲890。作为响应，ECC控制逻辑216可经由可引发与旧数据相关的ECC操作894(例如验证及校正旧数据)的触发信号311来提供脉冲892。例如，脉冲892可触发图4A中所说明的锁存器312及336。

在tCCD周期842的一半之后，写入延时计数器224可使用起始信号234来提供起始脉冲896。即，可在从发出第二屏蔽写入命令852起的(WL+BL)周期856内提供起始脉冲896。作为响应，ECC控制逻辑216可经由可引发与屏蔽数据相关的ECC操作900(例如产生新屏蔽数据的奇偶校验位)的触发信号313来提供脉冲898。例如，脉冲898可触发图4A中所说明的锁存器322及386。ECC操作894及900可各自占用高达半个tCCD周期843以导致1个tCCD周期842的总时间。在ECC操作900之后，可在ECC I/O图830中所表示的操作888期间使用数据线404B来提供数据返回到数据存储体1。应注意，操作866及888可具有一些时序重叠。ECC块可使用存储体选择命令308及锁存器326A及326B及存储体选择解多路复用器342来防止屏蔽数据误导。

图10、11、12、13、14、15及16中详细说明一序列屏蔽写入操作期间的响应于上述命令的ECC块的数据操作，所述图包含示意性数据流及时序图。图10包含示意性数据流程图910及时序图914。如所说明，响应于起始信号232所产生的触发信号311可引起ECC存储器块414及ECC奇偶校验块416分别锁存旧数据及奇偶校验位。旧数据及奇偶校验位与存储体0相关联，且可采用锁存器312及336、由存储体选择命令308控制的存储体选择多路复用器304及334来执行锁存。此外，可通过将控制指令318设置成读取模式R(例如输入R)来调整协调转移到ECC解码器288的数据的多路复用器316，读取模式R提供来自数据线404A的数据作为数据位321到ECC解码器288。

图11包含示意性数据流程图920及时序图924。如所说明，ECC解码器288可产生奇偶校验位341。ECC症状解码器290可接收所产生的奇偶校验位341及所检索的奇偶校验位339。图12包含示意性数据流程图930及时序图934。如所说明，ECC症状解码器290可产生错误信息向量315。错误信息向量315可指示位是否具有错误，且可用于引起ECC存储器块414的位校正块292产生校正旧数据。多路复用器316可通过将控制指令318设置成校正位模式M(例如输入M)来从位校正块292接收校正旧数据。

图13包含示意性数据流程图940及时序图944。如所说明，响应于起始信号234所产生的触发信号313可引起锁存器322锁存传入数据(例如数据位323)及引起数据屏蔽锁存器386锁存数据屏蔽382。可通过多路复用器316将控制指令318设置成写入模式W来选择传入数据。在一些实施例中，可基于数据屏蔽382来调整控制指令318。例如，当数据屏蔽382的掩码位指定“无屏蔽”(即，传入数据应替换校正旧数据)时，可通过将控制指令318设置成写入模式W来调整多路复用器316。当数据屏蔽382的掩码位指定“屏蔽”(即，应保留校正旧数据)时，可通过将控制指令318设置成校正位模式M来调整多路复用器316。因此，ECC存储器块414提供新屏蔽数据作为数据位321到ECC解码器288。还可由锁存器324响应于触发信号317而存储新屏蔽数据。可提供锁存器324的输出397到数据存储体用于存储。

图14包含数据流程图946及时序图948。在此图式中，ECC解码器288从经由数据位321所提供的新屏蔽数据产生奇偶校验位341。可提供奇偶校验位到ECC奇偶校验块416。图15说明包含数据流程图950及时序图952。在此图式中，可确证触发信号309触发锁存器326A存储含有新屏蔽数据的锁存器324的输出397。可使用数据线404A及奇偶校验线406A来将新屏蔽新数据及其奇偶校验信息转移到数据存储体0。图16说明数据流程图960及时序图962。在此图式中，可调整存储体选择命令308以配置过程来操作数据存储体1。可使用数据存储体1来执行以上图10到16中针对数据存储体0所描述的过程。

尽管本发明中所陈述的实施例可接受各种修改及替代形式，但特定实施例已按举例方式展示于图式中且已在本文中加以详述。然而，应理解，本发明不希望受限于所揭示的特定形式。本发明覆盖落于由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代。