一种基于IRIG-B码的TTFC网络时钟同步系统及方法

摘要

一种基于IRIG‑B码的TTFC网络时钟同步系统及方法。所要解决的的问题是TTFC网络中各个节点之间时钟同步的问题；本申请的技术方案是：应用于包括处理器和通用闪存存储器TTFC的电子设备中并通过时钟线和数据线分别传输相应的时钟信息与数据信息，配置所述TTFC的时钟同步协议，所述时钟同步协议的传输方式为串行传输方式；响应于每个网络节点的时钟创建请求，确定时间码。本申请通过设计时钟总线与数据总线相分离，从设计上避免了发送端时钟与数据发生冲突。更进一步的，本专利采用了简单、通用、标准的IRIG‑B码作为时钟同步的方式，避免了复杂的设计，基于FPGA的即可实现时钟同步。本方案更适用于时间敏感性网络，降低了数据发送时的抖动，同时了简化了设计实现方式。

说明书

技术领域：

本发明涉及电子技术领域，特别涉及一种基于IRIG-B码的TTFC网 络时钟同步系统及方法。

背景技术：

光纤通道(FC)由于其具有高带宽、低时延、抗电磁干扰性强等特 点，成为了新一代的航空电子网络首选。为了进一步满足航空电子网 络时间敏感性的要求，基于时间触发的光纤通道网络(TTFC)被提 出。

在TTFC网络中，所有的节点都按照统一的时统进行调度。因此，在 TTFC网络中，网络节点之间的同步至关重要。在TTFC网络协议中， 通过时钟同步原语或者AS6802协议可以进行设备之间的同步。然而， 这种方式存在缺点。典型的，时钟同步网络与数据传输网络共享物理 总线，这种方式会导致在同一时刻只能传输数据信号或者时钟同步信 号，造成一定的带宽冲突。

本发明所要解决的问题是TTFC网络中各个节点之间时钟同步的问题。

发明内容

本申请提供一种基于IRIG-B码的TTFC网络时钟同步方法、时钟系 统、时钟码识别方法及终端设备。

本发明的技术方案是应用于包括处理器和通用闪存存储器TTFC的 电子设备中并通过时钟线和数据线分别传输相应的时钟信息与数据 信息，配置所述TTFC的时钟同步协议，所述时钟同步协议的传输方 式为串行传输方式；

响应于每个网络节点的时钟创建请求，确定时间码。

所述时钟创建请求包括串行传输方式的IRIG-B码协议。

所述IRIG-B码协议包括按照时间传输顺序设定码元，并将码元通过 BCD码的格式发送至IRIG-B码产生模块，IRIG-B码产生模块将一 个时间周期1秒分成10个时隙，每个时隙中包括10个码元，然后生 成若干位的IRIG-B格式码，送入并串转换模块，并串转换模块把对 应位数的并行IRIG-B格式码转换成串行的IRIG-B格式码，通过脉宽 发生模块根据不同的串行码产生出IRIG-B码所需的脉冲，送出B码 信号。

本申请的优点是通过设计时钟总线与数据总线相分离，从设计上避免 了发送端时钟与数据发生冲突。更进一步的，本专利采用了简单、通 用、标准的IRIG-B码作为时钟同步的方式，避免了复杂的设计，基 于FPGA的即可实现时钟同步。因此，本方案更适用于时间敏感性网 络，降低了数据发送时的抖动，同时了简化了设计实现方式。

附图说明

图1是本申请原有的TTFC网络模型图；

图2是本申请基于独立时钟网络的TTFC网络模型；

图3是IRIG-B码示意图；

图4是IRIG-B码产生原理框图；

图5是IRIG-B码解调原理框图；

具体实施方式

参见图2～5，应用于包括处理器和通用闪存存储器TTFC的电子设备 中并通过时钟线和数据线分别传输相应的时钟信息与数据信息，配置 所述TTFC的时钟同步协议，所述时钟同步协议的传输方式为串行传 输方式；

响应于每个网络节点的时钟创建请求，确定时间码。

所述时钟创建请求包括串行传输方式的IRIG-B码协议。

所述IRIG-B码协议包括按照时间传输顺序设定码元，并将码元通过 BCD码的格式发送至IRIG-B码产生模块，IRIG-B码产生模块将一 个时间周期1秒分成10个时隙，每个时隙中包括10个码元，然后生 成若干位的IRIG-B格式码，送入并串转换模块，并串转换模块把对 应位数的并行IRIG-B格式码转换成串行的IRIG-B格式码，通过脉宽 发生模块根据不同的串行码产生出IRIG-B码所需的脉冲，送出B码 信号。

每个网络节点都通过两路总线接入到TTFC网络中，分别是时钟线和 数据线。下面进一步描述时钟网络的组成。在本专利设计中，时钟同 步协议采用的是IRIG-B码协议。IRIG-B码是时间系统中的一种常 用串行传输方式，具有传输距离远、接口标准化和国际通用特点。 IRIG-B组成的时钟网络如图3所示，包括IRIG-B码服务器和IRIG-B 码客户端。由于IRIG-B码的特殊性，其只支持点对点传输方式，因 此，IRIG-B码服务器包括多个物理传输端口，与每个客户端组成点 对点的传输方式。

IRIG-B码服务器，即B码的发生器。在本专利中，设计了基于FPGA 实现B码产生的方式。基于FPGA产生B码的原理如图4所示，包 括四个模块，分别是时间码产生模块、B格式码产生模块、并串转换 模块和脉宽发生模块。流程如下：

1)根据B格式码的特点，时间码产生模块产生秒个位(4位)、秒十 位(3位)、分个位(4位)、分时位(3位)、时个位(4位)、时十位 (2位)、天十位(4位)、百天位(2位)，共30位码元。然后30位 码元以BCD码的格式发送给B格式码产生模块；

2)B格式码产生模块根据B码信号的特点，将一个时间周期1秒分 成10个时隙，每个时隙中包括10个码元。然后生成100位B格式 码，送入并串转换模块。

3)并串转换模块把100位并行B格式码转换成串行的B码，送入输 脉宽发生模块中。

4)脉宽发生模块根据不同的串行码产生出B码所需的3种脉冲形式 (2ms、5ms和8ms脉冲)，送出B码信号。

由于B码信号是以脉冲的时间宽度来代表2进制“0”、“1”和 标志位的，因此其关键点在于码元时宽的正确识别。本专利设计的B 码解调原理如图5所示。从物理链路接收IRIG-B码信号，然后通过 帧起始位检测模块检测出。检测出帧起始位后，告知时间码检测模块， 从IRIG-B码中提出信号，进行解码。最终获得时钟。