技术领域
本文中讨论的实施方式涉及编码电路、解码电路、编码方法、解码方法和发送装置。
背景技术
随着光传输装置的传输能力增加，例如，使用诸如正交相移键控(QPSK)、16正交调幅(QAM)和64QAM这样的多级调制。在多级调制中，在星座图中排列的符号当中并且与待调制帧信号中的每个比特串的值对应的符号被分配给该比特串，因此，生成具有基于该符号的相位和强度的光信号。
概率成形技术(下文中被称为“PS”)通过转换比特串的值来生成用于符号分配的概率分布，使得随着星座内的区域越靠近星座的中心，分配在该区域中的符号的数量越大。这改善了从帧产生的信号光的噪声耐量(noise tolerance)。
在PS中，例如，使用将比特串的标记率增大至大于50％(例如，80％)的比率的分布匹配(DM)过程。因此，仅在星座的第一象限至第四象限当中的特定象限中，朝向星座的中心分配符号的概率更高。此后，在第一象限至第四象限中确定待分配符号所处的象限。
为了确定象限，可以使用诸如前向纠错(FEC)这样的纠错码的奇偶校验位(参考例如NPL 1)。由于纠错码的标记率被保持在大致50％，因此以几乎相同的概率选择第一象限至第四象限，并且产生符号在所有象限中朝向星座中心偏置的概率分布。
纠错码的编码方法示例是比特交织编码调制(BICM)和多级编码(MLC)(参考例如PTL 1和NPL 2至4)。BICM是以不基于级别(最高有效位(MSB)和最低有效位(LSB))区分比特串的方式对比特串共同进行编码的方法。MLC是以比特串基于级别被分类的方式独立地生成纠错码的编码方法。
[引用列表]
[专利文献]
[PTL 1]日本专利公开No.2008-187706
[非专利文献]
[NPL 1]F.Buchali等人的“Rate Adaptation and Reach Increase byProbabilistically Shaped 64-QAM：An Experimental Demonstration”，《JOURNAL OFLIGHTWAVE TECHNOLOGY》，2016年4月1日，第7期，第34卷
[NPL 2]U.Wachsmann等人的“Multilevel Codes:Theoretical Concepts andPractical Design Rules”，《IEEE TRANSACTIONS ON INFORMATION THEORY》，1999年7月，第5期，第45卷
[NPL 3]A.Bisplinghoff等人的“Low-Power,Phase-Slip Tolerant,MultilevelCoding for M-QAM”，2017年2月15日，第4期，第35卷
[NPL 4]Y.Koganei等人的“Multilevel Coding with Spatially-Coupled Codesfor beyond 400Gbps Optical Transmission”，OFC,2018,Tu3C.2。
发明内容
技术问题
例如，当使用64QAM时，仅将根据三个比特串生成的纠错码的奇偶校验位插入已使用BICM的帧中的最高级别的比特串中。其它两个比特串将经历DM处理。分配作为基于最高级别比特串的值确定的星座的象限中所包括的符号当中的与经历DM处理的两个比特串的值对应的符号。
在这种情况下，例如，使用诸如turbo码或低密度奇偶校验码(LDPC)这样的软判决码(软判决(SD)-FEC)作为纠错码对所有比特串进行编码。软判决码的校正能力高于诸如BCH码或Reed-Solomon码这样的硬判决码(硬判决(HD)-FEC)的校正能力，但是使用软判决码进行编码和解码所消耗的功率大于使用硬判决码进行编码和解码所消耗的功率。
另一方面，当将基于软判决码使用MLC对最低级别的比特串进行编码时，与已经使用BICM的帧相比，功耗降低。
然而，在正常MLC方法中，将不能够经历DM处理的纠错码的奇偶校验位插入最低级别的比特串中。因此，与已经使用BICM的帧相比，噪声耐量因PS而降低的效果会减弱。
本公开的目的是提供可以在不降低噪声耐量的情况下降低功耗的编码电路、解码电路、编码方法、解码方法、发送装置和光传输系统。
问题的解决方案
根据一方面，一种编码电路，该编码电路包括：分配器，该分配器将多级调制的星座内的多个符号当中的与帧内的多个比特串的值对应的符号分配给所述多个比特串；转换器，该转换器对所述多个比特串当中的不包括第一比特串的各个比特串的值进行转换，使得随着所述星座内的区域越靠近所述星座的中心，所述多个符号当中的被分配到所述区域中的符号的数量越大；开关部，该开关部被配置为在所述帧的周期中在第一时间段和第二时间段之间进行切换，在所述第一时间段中，用于校正所述多个比特串的错误的第一纠错码被插入所述多个比特串中，在所述第二时间段中，所述第一纠错码未被插入所述多个比特串中；以及第一插入部，该第一插入部按照所述开关部的切换在所述第二时间段中根据所述多个比特串当中的第二比特串生成所述第一纠错码，并且在所述第一时间段中将所述第一纠错码插入包括所述第一比特串的两个或更多个比特串中。
根据另一方面，一种解码电路，该解码电路包括：第一判决部，该第一判决部基于多个符号中的一个符号，对被分配了所述多级调制的星座内的多个符号中的一个符号的帧内的多个比特串的各个值执行软判决；校正器，该校正器基于插入所述多个比特串当中的包括第一比特串的两个或更多个比特串中的纠错码来校正所述第一判决部的软判决的结果的错误；第二判决部，该第二判决部基于所述一个符号对所述多个比特串当中的不包括第二比特串的各个比特串的值执行硬判决；逆转换器，该逆转换器对不包括所述第一比特串并且已经被转换的各个比特串的值进行逆转换，使得随着所述星座内的区域越靠近所述星座的中心，所述多个符号当中的被分配到所述区域中的符号的数量越大；选择器，该选择器被配置为从在所述多个比特串中的、并非所述第二比特串并且已经基于所述纠错码针对其校正了所述软判决的结果的错误的比特串以及在所述多个比特串当中的、并非所述第二比特串并且已经经历了由所述第二判决部进行的所述硬判决的比特串中选择将被输入到所述逆转换器的比特串；以及通知部，该通知部在所述帧的周期中，将所述纠错码被插入包括所述第一比特串的两个或更多个比特串中的第一时间段和所述纠错码未被插入包括所述第一比特串的所述两个或更多个比特串中的第二时间段通知给所述选择器。所述选择器按照所述通知部的通知在所述第一时间段中选择已经基于所述纠错码针对其校正了所述软判决的结果的错误的比特串，并且按照所述通知部的通知在所述第二时间段中选择经历所述第二判决部的所述硬判决的比特串。
根据另一方面，一种编码方法，该编码方法包括以下步骤：将多级调制的星座内的多个符号当中的与帧内的多个比特串的值对应的符号分配给所述多个比特串；对所述多个比特串当中的不包括第一比特串的各个比特串的值进行转换，使得随着所述星座内的区域越靠近所述星座的中心，所述多个符号当中的被分配到所述区域中的符号的数量越大；在所述帧的周期中在第一时间段与第二时间段之间进行切换，在所述第一时间段中，用于校正所述多个比特串的错误的第一纠错码被插入所述多个比特串中，在所述第二时间段中，所述第一纠错码未被插入所述多个比特串中；以及按照所述切换，在所述第二时间段中，根据所述多个比特串中的第二比特串生成所述第一纠错码，并且在所述第一时间段中，将所述第一纠错码插入包括所述第一比特串的两个或更多个比特串中。
根据另一方面，一种解码方法，该解码方法包括以下步骤：基于多个符号中的一个，对被分配了在多级调制的星座内的多个符号中的一个符号的帧内的多个比特串的各个值执行软判决；基于插入所述多个比特串当中的包括第一比特串的两个或更多个比特串中的纠错码来校正所述软判决的结果的错误；基于所述一个符号对所述多个比特串当中的不包括第二比特串的各个比特串的值执行硬判决；对不包括所述第一比特串并且已经被转换的各个比特串的值进行逆转换，使得随着所述星座内的区域越靠近所述星座的中心，所述多个符号当中的被分配到所述区域中的符号的数量越大；从在所述多个比特串中的并非所述第二比特串并且已经基于所述纠错码针对其校正了所述软判决的结果的错误的比特串以及在所述多个比特串当中的并非所述第二比特串并且已经经历了所述硬判决的比特串中选择将被逆转换的比特串；在所述帧的周期中，通知所述纠错码被插入包括所述第一比特串的两个或更多个比特串中的第一时间段和所述纠错码未被插入包括所述第一比特串的所述两个或更多个比特串中的第二时间段；以及在选择将被逆转换的比特串的过程中，按照所述通知在所述第一时间段中选择已经基于所述纠错码针对其校正了所述软判决的结果的错误的比特串，并且按照所述通知在所述第二时间段中选择经历所述硬判决的比特串。
发明的有益时效果
作为一方面，可以在不减少噪声耐量的情况下降低功耗。
附图说明
图1是例示了光传输系统的示例的配置图；
图2是例示了应答器的示例的配置图；
图3是例示了使用BICM的编码电路的示例的配置图；
图4是例示了使用BICM的解码电路的示例的配置图；
图5是例示了PS过程的示例的图；
图6是例示了符号映射的示例的图；
图7是例示了用于在XOR运算之前和之后的符号分配的概率分布的示例的图；
图8是例示了使用MLC的编码电路的示例的配置图；
图9是例示了使用MLC的解码电路的示例的配置图；
图10是例示了符号映射的另一示例的图；
图11是例示了用于在XOR运算之前和之后的符号分配的概率分布的示例的图；
图12是例示了根据第一实施方式的由编码电路输出的输出信号的帧格式的图；
图13是例示了根据第一实施方式的编码电路的配置图；
图14是例示了根据第一实施方式的解码电路的配置图；
图15是例示了根据第二实施方式的由编码电路输出的输出信号的帧格式的图；
图16是例示了根据第二实施方式的编码电路的配置图；
图17是例示了根据第二实施方式的解码电路的配置图；
图18是例示了根据第三实施方式的由编码电路输出的输出信号的帧格式的图；
图19是例示了根据第三实施方式的编码电路的配置图；
图20是例示了根据第三实施方式的解码电路的配置图；
图21是例示了根据第四实施方式的由编码电路输出的输出信号的帧格式的图；
图22是例示了根据第四实施方式的编码电路的配置图；
图23是例示了根据第四实施方式的解码电路的配置图；
图24是例示了根据第五实施方式的由编码电路输出的输出信号的帧格式的图；
图25是例示了根据第五实施方式的编码电路的配置图；
图26是例示了根据第五实施方式的解码电路的配置图；
图27是例示了根据第六实施方式的由编码电路输出的输出信号的帧格式的图；
图28是例示了根据第六实施方式的编码电路的配置图；
图29是例示了根据第六实施方式的解码电路的配置图；
图30是例示了根据第七实施方式的由编码电路输出的输出信号的帧格式的图；
图31是例示了根据第七实施方式的编码电路的配置图；
图32是例示了根据第七实施方式的解码电路的配置图；
图33是例示了根据第八实施方式的由编码电路输出的输出信号的帧格式的图；
图34是例示了根据第八实施方式的编码电路的配置图；
图35是例示了根据第八实施方式的解码电路的配置图；
图36是例示了根据第九实施方式的由编码电路输出的输出信号的帧格式的图；
图37是例示了根据第九实施方式的编码电路的配置图；
图38是例示了根据第九实施方式的解码电路的配置图；
图39是例示了根据第十实施方式的由编码电路输出的输出信号的帧格式的图；
图40是例示了根据第十实施方式的编码电路的配置图；
图41是例示了根据第十实施方式的解码电路的配置图；以及
图42是例示了根据比较例以及第四实施方式至第十实施方式的比特串中的每一个中的SD-FEC奇偶校验位(parity)和HD-FEC奇偶校验位的数据量的图。
具体实施方式
图1是例示了光传输系统的示例的配置图。该光传输系统包括一对波长复用的光传输装置7a和7b，光传输装置7a和7b经由作为光纤等的传输路径60和61彼此联接。波长复用的光传输装置7a和7b中的每一个与另一个波长复用的光传输装置进行波长复用的光学信号S的发送和接收，该光学信号S是通过对具有不同波长的多个光信号进行波长复用而获得的。
波长复用的光传输装置7a包括多个应答器1a、光复用器30a、光解复用器31a、光放大器50a和51a和管理部6a。波长复用的光传输装置7b包括多个应答器1b、光复用器30b、光解复用器31b、光放大器50b和51b以及管理部6b。
应答器1a和1b分别是第一发送装置和第二发送装置的示例，并且发送和接收光信号。作为示例，光信号采用由ITU-T建议G.709定义的OTUCn帧格式。
应答器1a和1b联接到网络(NW)装置9，网络装置9是安装到客户端网络侧的路由器等。应答器1a和1b与网络装置9进行多个客户端信号的发送和接收。应答器1a和1b致使来自网络装置9的多个客户端信号被存储在公共帧中。然后，应答器1a和1b将帧输出到光复用器30a和30b。应答器1a和1b从自光解复用器31a和31b接收的帧中提取多个客户端信号，并且将客户端信号发送到网络装置9。
光复用器30a和30b是例如光选择开关或滤光器。光复用器30a和30b对从应答器1a和1b输入的光信号进行波长复用，以生成波长复用的信号并且将该波长复用的信号输出到光放大器50a和50b。光放大器50a和50b放大波长复用的信号，并且将波长复用的信号输出到传输路径60和61。
波长复用的信号从传输路径61和60输入到光放大器51a和51b。光放大器51a和51b放大波长复用的信号，并且将波长复用的信号输出到光解复用器31a和31b。
光解复用器31a和31b是例如光选择开关或滤光器，并且将波长复用的信号解复用成具有不同波长的光信号。来自光解复用器31a和31b的光信号被输入应答器1a和1b。
管理部6a和6b是例如具有诸如中央处理单元(CPU)这样的处理器的电路，并且控制波长复用的光传输装置7a和7b。例如，管理部6a和6b设置光放大器50a和50b中的增益，并且设置将在光复用器30a和30b中被波长复用的帧。例如，管理部6a和6b设置将在光解复用器31a和31b中被解复用的光信号，并且在应答器1a和1b中配置与在帧内存储客户端信号相关的设置。
图2是例示了应答器1a和1b的示例的配置图。各个应答器1a和1b包括多个收发器模块10、成帧器芯片11、数字信号处理器(DSP)12、模数转换器(DA/AD)13、模拟相干光学器件(analog coherent optics,ACO)14和设置处理部15。
收发器模块10是经由例如电联接器与安装有成帧器芯片11的电路板可附接和可拆卸的光学模块。收发器模块10与网络装置9进行客户端信号的发送和接收。各个客户端信号的帧格式的示例是同步光网络(SONET)帧和GigabitEthernet((注册商标)(GbE))帧。然而，帧格式不限于此。
首先，描述将在从收发器模块10到ACO 14的上行链路方向上执行的过程。
收发器模块10将从网络装置9接收的客户端信号从光信号转换成电信号，并且将转换后的客户端信号输出到成帧器芯片11。成帧器芯片11致使从收发器模块10输入的客户端信号被存储在帧中。在该示例中，帧的示例是OTUCn帧。然而，帧不限于此。可以使用其它帧。
成帧器芯片11将帧输出到DSP 12。DSP 12针对该帧生成纠错码，经由多级调制对帧进行调制，并且将调制后的帧输出到模数转换器13。模数转换器13将帧从数字信号转换成模拟信号，并且将帧输出到ACO 14。ACO 14将帧从电信号转换成光信号，并且将帧输出到光复用器30a和30b。
接下来，描述将在从ACO 14到收发器模块10的下行链路方向上执行的过程。
ACO 14接收光信号，将光信号转换成电信号，并且将电信号输出到模数转换器13。电信号具有前述的帧结构。模数转换器13将电信号从模拟信号转换成数字信号，并且将电信号输出到DSP 12。DSP 12对电信号进行解调以再现帧，校正错误，并且将帧输出到成帧器芯片11。ACO 14是第一转换电路和第二转换电路的示例。
成帧器芯片11从帧中提取客户端信号，并且将客户端信号输出到收发器模块10。收发器模块10将客户端信号从电信号转换成光信号，并且将客户端信号输出到网络装置9。
设置处理部15按照管理部6a和6b的指令在成帧器芯片11、DSP 12和ACO 14中配置各种设置。
DSP 12包括编码电路120和解码电路121。编码电路120对上游帧内的多个比特串进行编码。解码电路121对下游帧内的多个比特串进行解码。每个比特串是通过对帧的串行数据执行并行转换而获得的比特值的示例。
(BICM进行的编码和解码)
图3是例示了使用BICM的编码电路120的示例的配置图。编码电路120包括PS转换器29、HD-FEC生成器24、SD-FEC生成器25和符号映射部27。PS转换器29包括DM处理部21a和21b以及异或(XOR)运算器23。在该示例中，将64QAM用作多级调制，但是多级调制不限于此。
从成帧器芯片11输入的帧信号Sin通过串行-并行转换被划分成级别0至级别2的三个比特串。级别2的比特串包括MSB，而级别0的比特串包括LSB。级别0至级别2的比特串是经由单独的通道传输的。
PS转换器29执行PS，以生成用于将符号分配给级别0至级别2的各个比特串的概率分布。DM处理部21a对级别1的比特串执行DM处理，而DM处理部21b对级别0的比特串执行DM处理。因此，级别0和级别1的比特串的标记率增大至大于50％(例如，80％)的比率，并且级别0和级别1的各个比特串的值“1”的数量大于级别0和级别1的各个比特串的值“0”的数量。
XOR运算器23对级别0的比特串的值和级别1的比特串的值执行XOR运算。因此，级别0的比特串的值是通过对级别0的比特串的原始值和级别1的比特串的值执行XOR运算而获得的值。来自PS转换器29的各个比特串被输出到HD-FEC生成器24。
HD-FEC生成器24根据级别0至级别2的各个比特串生成HD-FEC奇偶校验位。HD-FEC奇偶校验位是硬判决码。HD-FEC生成器24将HD-FEC奇偶校验位插入级别2的比特串中。来自HD-FEC生成器24的各个比特串被输出到SD-FEC生成器25。HD-FEC奇偶校验位是第二纠错码的示例。
SD-FEC生成器25根据级别0至级别2的各个比特串生成SD-FEC奇偶校验位。SD-FEC奇偶校验位是软判决码。SD-FEC生成器25将SD-FEC奇偶校验位插入级别2的比特串中。来自SD-FEC生成器25的各个比特串被输出到符号映射部27。
符号映射部27将64-QAM星座内的多个符号当中的、与级别0至级别2的比特串的值对应的符号分配给比特串。符号映射部27将与所分配的符号对应的输出信号Sout输出到模数转换器13。
参考符号90指示要输入到符号映射部27的帧内的比特串的细节。进行了DM处理的数据#0被包括在级别0的比特串中，并且进行了DM处理的数据#1被包括在级别1的比特串中。
未进行DM处理的数据#2、HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别2的比特串中。HD-FEC奇偶校验位和SD-FEC奇偶校验位被插入在帧的周期T内的时间段Ta中。数据#2被插入帧的周期T内的时间段Tb中。例如，设置时间段Ta和Tb，使得HD-FEC奇偶校验位和SD-FEC奇偶校验位大致是整个帧的数据量的20％。
图4是例示了使用BICM的解码电路121的示例的配置图。解码电路121包括软判决部41、SD-FEC解码器42、HD-FEC解码器45和PS逆转换器49。PS逆转换器49包括XOR运算器47和逆DM(IDM)处理器48a和48b。
软判决部41通过对级别0至级别2的比特串的值执行软判决来从自模数转换器13输入的输入信号Sin'恢复级别0至级别2的比特串的值。软判决部41基于在输入信号Sin'中指示的符号来确定比特串的值“0”和“1”的确定性。级别0至级别2的比特串是经由单独的线路传输的。软判决部41将级别0至级别2的各个比特串的值输出到SD-FEC解码器42。
SD-FEC解码器42基于SD-FEC奇偶校验位来校正级别0至级别2的比特串的值。例如，SD-FEC解码器42使用SD-FEC奇偶校验位来执行解码。SD-FEC解码器42将级别0至级别2的各个比特串输出到HD-FEC解码器45。
HD-FEC解码器45基于HD-FEC奇偶校验位来校正级别0至级别2的各个比特串的值。例如，HD-FEC解码器45使用SD-FEC奇偶校验位来执行解码。HD-FEC解码器42将级别0至级别2的各个比特串输出到PS逆转换器49。
PS逆转换器49对级别0至级别2的各个比特串执行与PS转换器29的转换相反的转换。XOR运算器47对级别0的比特串的值和级别1的比特串的值执行XOR运算。因此，级别0的比特串的值是在解码电路121的XOR运算器23进行XOR运算之前级别0的比特串的原始值。
级别1的比特串被输入IDM处理部48a。来自XOR运算器47的级别0的比特串被输入IDM处理部48b。
IDM处理部48a和48b分别对级别0和级别1的比特串执行与DM处理部21a和21b的DM处理相反的逆DM处理。由于逆DM处理，导致级别0和级别1的比特串的值是在由编码电路120中所包括的PS转换器29的DM处理部21a和21b转换之前的值。级别0至级别2的比特串被作为输出信号Sout'输出到成帧器芯片11。
编码电路120的PS转换器29对级别0和级别1的各个比特串的值进行转换，使得随着64-QAM星座内的区域越靠近星座的中心，分配在该区域中的符号的数量越大。因此，生成随着符号越靠近星座的中心，分配符号的概率越高的概率分布。
图5是例示了PS过程的示例的图。在该示例中，为了便于说明，示例了16-QAM星座。在该星座中，作为信号点的符号P11至P14、P21至P24、P31至P34和P41至P44被均匀地布置在第一象限至第四象限中。
指示符号P11至P14、P21至P24，P31至P34和P41至P44的圆圈的大小指示分配符号的概率值。在PS之前分配符号P11至P14、P21至P24，P31至P34和P41至P44的概率彼此相等。
随着符号P11至P14、P21至P24、P31至P34和P41至P44越靠近星座图的中心点O，在PS之后分配符号的概率越高。例如，分配距中心点O的距离最短的符号P22、P23、P32和P33的概率最高，而分配距中心点O的距离最长的符号P11、P14、P41和P44的概率最低。
在生成用于符号分配的概率分布时，级别0和级别1的各个比特串的值被转换，使得分配靠近中心点O布置的符号P22,、P23、P32和P33的概率高，并且基于级别2的比特串的值来确定符号P11至P14、P21至P24、P31至P34和P41至P44的象限。
图6是例示了符号映射的示例的图。符号映射部27通过执行格雷码映射(graycode mapping)将级别0至级别2的比特串映射到符号。
符号映射部27将级别0至级别2的各个比特串的值分配给I值和Q值。例如，符号映射部27可以将级别0至级别2的各个比特串的相同值分配给I值和Q值二者。例如，当级别0的比特串的值为“1”时，I值和Q值为“1”。
符号映射部27可以另选地将级别0至级别2的各个比特串的值分配给I值和Q值。例如，当级别0的比特串的连续两个比特的值为“1”和0”时，I值为“1”并且Q值为“1”。
使用级别2的比特串的I值和Q值来确定将被分配的符号的象限。当I值为“0”且Q值为“0”时，分配第一象限内的符号。当I值为“1”且Q值为“0”时，分配第二象限内的符号。当I值是“1”且Q值为“1”时，分配第三象限内的符号。当I值为“0”且Q值为“1”时，分配第四象限内的符号。
PS转换器29的XOR运算器23对级别0的比特串的值和级别1的比特串的值执行XOR运算，使得随着符号越靠近中心点O，分配符号的概率越高。
图7是例示了用于在XOR运算之前和之后的符号分配的概率分布的示例的图。在图7中，级别0至级别2的比特串的各个值可以是I值和Q值中的任一个。
DM处理部21a和21b对级别0和级别1的比特串的值进行转换，使得级别0和级别1的各个比特串的“1”的数量大于级别0和级别1的各个比特串的“0”的数量。这增加了级别0和级别1的各个比特串的两个值均为“1”的概率(参照参考符号m2)。在针对XOR运算之前的符号分配的概率分布中，分配最靠近中心点O的符号P1的概率低于分配布置在符号P1外侧的符号P2的概率。
然而，通过对格雷码阵列中的级别0的比特串的值和级别1的比特串的值执行XOR运算，级别0的比特串的值可以为“0”的概率增加。这增加了级别0和级别1的各个比特串的值为“0”和“1”的概率(参照参考符号m1)。在针对XOR运算之后的符号分配的概率分布中，分配最靠近中心点O布置的符号P1的概率高于分配布置在符号P1外侧的符号P2的概率。
级别2的比特串的值是由HD-FEC生成器24生成的HD-FEC奇偶校验位和由SD-FEC生成器25生成的SD-FEC奇偶校验位。由于HD-FEC奇偶校验位和SD-FEC奇偶校验位的标记率(mark rate)被保持在大致50％，因此以几乎相同的概率选择第一象限至第四象限，并且生成符号在所有象限中朝向星座的中心点O偏置的概率分布。这提高了输出信号的噪声耐量。
然而，如图3中例示的，SD-FEC生成器25将级别0至级别2的整个比特串(参照虚线框)视为将被编码的区域(针对SD-FEC奇偶校验位的算术区域)。例如，SD-FEC生成器25根据级别0至级别2的各个比特串生成SD-FEC奇偶校验位。软判决码的校正能力高于硬判决码的校正能力，但是使用软判决码进行编码和解码所消耗的功率大于使用硬判决码进行编码和解码所消耗的功率。
(MLC进行的编码和解码)
图8是例示了使用MLC的编码电路120的示例的配置图。图8中例示的与图3中例示的配置一样的配置由与图3中例示的参考符号相同的参考符号指示，并且将不进行描述。
编码电路120包括PS转换器29x、HD-FEC生成器24x、SD-FEC生成器25x和符号映射部27x。PS转换器29x包括DM处理部21a和21b以及XOR运算器23x。在该示例中，将64QAM用作多级调制，但是多级调制不限于此。
PS转换器29x对级别0和级别1的各个比特串的值进行转换，使得随着64-QAM星座内的区域越靠近64-QAM星座的中心，分配在该区域中的符号的数量越大。XOR运算器23x对级别0的比特串的值和级别2的比特串的值执行XOR运算。因此，级别0的比特串的值是通过对级别0的比特串的原始值和级别2的比特串的值执行XOR运算而获得的值。来自PS转换器29x的各个比特串被输出到HD-FEC生成器24x。
HD-FEC生成器24x根据级别0至级别2的比特串独立地生成HD-FEC奇偶校验位。HD-FEC奇偶校验位是硬判决码。HD-FEC生成器24x将级别1的比特串的HD-FEC奇偶校验位插入级别1的比特串中，并且将级别2的比特串的HD-FEC奇偶校验位插入级别2的比特串中。来自HD-FEC生成器24x的级别1和级别2的各个比特串被输出到符号映射部27x。
HD-FEC生成器24x将级别0的比特串的HD-FEC奇偶校验位插入级别0的比特串中。来自HD-FEC生成器24x的级别0的比特串被输出到SD-FEC生长器25x。
SD-FEC生成器25x根据级别0的比特串生成SD-FEC奇偶校验位。SD-FEC奇偶校验位是软判决码。SD-FEC生成器25x从级别0的比特串中删除HD-FEC奇偶校验位，并且将SD-FEC奇偶校验位插入级别0的比特串中。来自SD-FEC生成器25x的级别0的比特串被输出到符号映射部27x。
符号映射部27x将64-QAM星座内的多个符号当中的、与级别0至级别2的比特串的值对应的符号分配给比特串。符号映射部27x将与所分配的符号对应的输出信号Sout输出到模数转换器13。
参考符号91指示将输入到符号映射部27x的帧内的比特串的细节。进行了DM处理的数据#0和SD-FEC奇偶校验位被包括在级别0的比特串中。进行了DM处理的数据#1和HD-FEC奇偶校验位被包括在级别1的比特串中。未进行DM处理的数据#2和HD-FEC奇偶校验位被包括在级别2的比特串中。
图9是例示了使用MLC的解码电路121的示例的配置图。图9中例示的与图4中例示的配置一样的配置由与图4中例示的参考符号相同的参考符号指示，并且将不进行描述。
解码电路121包括软判决部41x、SD-FEC解码器42x、硬判决部43、HD-FEC解码器45x和PS逆转换器49x。PS逆转换器49x包括XOR运算器47x和IDM处理部48a和48b。输入信号Sin'被输入到软判决部41x和硬判决部43。
软判决部41x通过对级别0的比特串的值执行软判决来根据输入信号Sin'恢复级别0的比特串的值。软判决部41x基于在输入信号Sin'中指示的符号来确定比特串的值“0”和“1”的确定性。软判决部41x将级别0的比特串的值输出到SD-FEC解码器42x。
SD-FEC解码器42x基于SD-FEC奇偶校验位来校正级别0的比特串的值。例如，SD-FEC解码器42x使用SD-FEC奇偶校验位来执行解码。SD-FEC解码器42x将级别0的比特串输出到HD-FEC解码器45x。
硬判决部43通过对级别1和级别2的各个比特串的值执行硬判决来根据输入信号Sin'恢复级别1和级别2的各个比特串的值。硬判决部43基于在输入信号Sin'中指示的符号来确定比特串的值“0”和“1”。硬判决部43将级别1和级别2的各个比特串的值输出到HD-FEC解码器45x。
HD-FEC解码器45x基于HD-FEC奇偶校验位来校正级别0至级别2的各个比特串的值。例如，HD-FEC解码器45x使用HD-FEC奇偶校验位来执行解码。HD-FEC解码器45x将级别0至级别2的各个比特串输出到PS逆转换器49x。
PS逆转换器49x对级别0至级别2的各个比特串执行与PS转换器29x的转换相反的转换。XOR运算器47x对级别0的比特串的值和级别2的比特串的值执行XOR运算。因此，级别0的比特串的值是在解码电路121的XOR运算器23x进行XOR运算之前级别0的比特串的原始值。
级别1的比特串被输入到IDM处理部48a。来自XOR运算器47x的级别0的比特串被输入到IDM处理部48b。级别0至级别2的比特串被作为输出信号Sout'输出到成帧器芯片11。
编码电路120的PS转换器29x对级别0和级别1的各个比特串的值进行转换，使得随着64-QAM星座内的区域越靠近64-QAM星座的中心，分配在该区域中的符号的数量越大。因此，生成随着符号越靠近星座的中心分配符号的概率越高的概率分布。
符号映射部27x执行与使用BICM的符号映射部27的符号映射不同的符号映射。
图10是例示了符号映射的另一示例的图。将不描述图10中例示的与图6中例示的细节一样的细节。
符号映射部27x通过执行设置的分区来将级别0至级别2的比特串映射到符号。设置的分区中的级别0和级别1的各个比特串的值的阵列不同于格雷码。
根据该阵列，解码电路121的HD-FEC解码器45x可以执行多级解码(MSD)，使得星座内的符号之间的欧几里得距离比使用格雷码时获得的欧几里得距离长。例如，当包括LSB的级别0的比特串被正确解码使得I值为1且Q值为0时，仅星座中所包括的、由实线圆圈指示的符号以受限制的方式被用作待解码符号。
因此，不顾及仅在级别0的比特串中使用SD-FEC奇偶校验位的事实，有可能能够减少较高级别1和级别2的比特串的错误并抑制纠错能力的降低。
PS转换器29x的XOR运算器23x对级别0的比特串的值和级别2的比特串的值执行XOR运算，使得随着符号越靠近中心点O，分配符号的概率越高。
图11是例示了用于在XOR运算之前和之后的符号分配的概率分布的示例的图。将不描述图11中例示的与图7中例示的细节一样的细节。
DM处理部21a和21b对级别0和级别1的比特串的值进行转换，使得级别0和级别1的各个比特串的1的数量大于级别0和级别1的各个比特串的0的数量。因此，级别0和级别1的各个比特串的两个值均为“1”的概率高(参照参考符号m3)。在设置的分区中，级别0的比特串的I值和Q值的阵列相对于中心点O是不对称的。在针对XOR运算之前的符号分配的概率分布中，在跨中心点O的两侧之一，在XOR运算之前分配最靠近中心点O的符号P3的概率低于在XOR运算之前分配布置在符号P3外侧的符号P4的概率。
在设置的分区的阵列中，执行相对于中心点O对称的级别0的比特串的值和级别2的比特串的值的XOR运算，以增加级别0的比特串的值为“0”的概率。这增加了级别0和级别1的各个比特串的值为“0”和“1”的概率(参照参考符号m4)。在针对XOR运算之后的符号分配的概率分布中，分配最靠近中心点O的符号P3的概率高于分配布置在符号P3外侧的符号P4的概率。
级别2的比特串的值是由HD-FEC生成器24x生成的HD-FEC奇偶校验位。由于HD-FEC奇偶校验位的标记率被保持在大致50％，因此以几乎相同的概率选择第一象限至第四象限。
如图8和图9中例示的，由于仅在已经使用MLC的帧中根据级别0的比特串生成SD-FEC奇偶校验位，因此与使用BICM的情况相比，功耗降低。
然而，当使用MLC时，未进行DM处理的SD-FEC奇偶校验位(参照参考符号911)仅被插入级别0的比特串中。因此，与已经使用BICM的情况相比，通过PS改进噪声耐量的效果会减弱。由于未进行DM处理的HD-FEC奇偶校验位(参照参考符号910)被插入级别1的比特串中，因此通过PS改进噪声耐量的效果会减弱。
(第一实施方式)
图12是例示了根据第一实施方式的由编码电路120输出的输出信号Sout的帧格式的图。编码电路120将帧的周期T划分成两个时间段Ta和Tb，在时间段Tb中使用MLC仅根据级别0的比特串生成SD-FEC奇偶校验位，并且在另一时间段Ta中将SD-FEC奇偶校验位插入级别2和1的各个比特串中。
在时间段Tb中，数据#0至数据#2分别被包括在级别0至级别2的比特串中。由于使用最高级别2的数据#2来确定符号映射中的星座的象限，因此数据#2不经历DM处理(参考“未进行DM处理”)。级别1和0的数据#1和#0已经经历了通过PS进行符号映射的DM处理(参照“进行DM处理”)。
在时间段Tb中，编码电路120仅根据最低级别0的比特串内的数据#0生成SD-FEC奇偶校验位，并且基于设置的分区来执行符号映射。
在时间段Ta中，经历DM处理的数据#0被包括在级别0的比特串中，并且SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别1和级别2的各个比特串中。在时间段Tb中，根据级别0至级别2的比特串内的数据#0至数据#2生成HD-FEC奇偶校验位。在时间段Ta中，根据级别0的比特串内的数据#0生成HD-FEC奇偶校验位。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，编码电路120仅根据最低级别0的比特串内的数据#0和其它级别1和级别2的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位，并且基于格雷码来执行符号映射。级别2的比特串是第一比特串的示例。级别0的比特串是第二比特串的示例。
根据前述帧格式，如参考符号X指示的，级别0至级别2的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串0是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。因此，由于用于SD-FEC奇偶校验位的算术区域比图3中例示的BICM帧格式的算术区域窄，因此功耗降低。
在时间段Ta中，SD-FEC奇偶校验位未被插入级别0的比特串中，而是跨级别1和级别2的两个比特串插入。因此，当SD-FEC奇偶校验位的数据量固定时，与仅SD-FEC奇偶校验位被插入一个比特串中的情况相比，时间段Ta可以缩短。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图13是例示了根据第一实施方式的编码电路120的配置图。图13中例示的与图3中例示的配置一样的配置由与图3中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第一实施方式的编码方法是将由下述的编码电路120执行的编码过程。参照图12和图13来描述编码电路120。
编码电路120包括操作控制器20、PS转换器29y、HD-FEC生成器24y、SD-FEC生成器25y、符号映射部27y和选择器(SEL)26a和26b。PS转换器29y包括DM处理部21a和21b、选择器(SEL)22和XOR运算器23y。在该实施方式中，64QAM被用作多级调制。
操作控制器20是开关部的示例。在帧的周期T中，操作控制器20在SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb之间切换。例如，操作控制器20根据时间段Ta和Tb控制符号映射部27y以及选择器22、26a和26b。时间段Ta是第一时间段的示例。时间段Tb是第二时间段的示例。
编码电路120在帧的周期T内的时间段Ta和Tb中的每一个中，在用于SD-FEC奇偶校验位的算术区域的比特串与符号映射部27y的符号映射之间进行切换。因此，操作控制器20按照例如从设置处理部15输入的帧同步信息来切换选择器22、26a和26b的输入源(或输入信号)，并且将符号映射部27y的符号映射切换到格雷码或设置的分区。
在图13中，由正方形包围的“Hs”指示HD-FEC奇偶校验位(HD奇偶校验位)的输出和输入之间的耦合关系(coupling relationship)，并且由正方形包围的“Ss”指示SD-FEC奇偶校验位(SD奇偶校验位)的输出和输入之间的耦合关系。例如，由SD-FEC生成器25y输出的SD-FEC奇偶校验被输入到选择器26a和26b。
添加到选择器22、26a和26b的输入信号的参考符号(Ta和Tb)指示选择输入信号的时间段Ta和Tb。例如，选择器26a在时间段Ta中选择HD-FEC奇偶校验位作为输入信号，并且在时间段Tb中选择SD-FEC奇偶校验位作为输入信号。前述表述被用于图14及后图中。
级别0至级别2的各个比特串被输入到PS转换器29y。PS转换器29y是转换器的示例。PS转换器29y对除了级别2的比特串之外的级别0和级别1的各个比特串的值进行转换，使得随着星座内的区域越靠近星座的中心，分配在该区域中的符号的数量越大。已经经历DM处理的级别2的比特串和级别1的比特串被输入到选择器22和HD-FEC生成器24y。已经经历了DM处理的级别2的比特串和级别0的比特串被输入到XOR运算器23y和选择器22。
XOR运算器23y对已经从DM处理部21b输出的级别0的比特串和级别2的比特串执行XOR运算。XOR运算之后的级别0的比特串被输入到选择器22。
选择器22根据XOR运算之后的级别0的比特串和没有经历XOR运算的级别0的比特串中选择将被输出到HD-FEC生成器24y的比特串。在时间段Ta中，选择器22选择未经历XOR运算的级别0的比特串。尽管在时间段Ta中执行基于格雷码的符号映射，但是在时间段Ta中将SD-FEC奇偶校验位和HD-FEC奇偶校验位插入级别1的比特串中。因此，不同于图3中例示的编码电路120，不执行对级别0的比特串与级别1的比特串的XOR运算。
由于在时间段Tb中执行基于设置的分区的符号映射，因此，执行级别0的比特串与级别1的比特串的XOR运算，如同图8中例示的编码电路120。
HD-FEC生成器24y是第二插入部的示例。按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，HD-FEC生成器24y根据级别0至级别2的各个比特串生成HD-FEC奇偶校验位，以校正级别0至级别2的各个比特串的错误，并且在时间段Ta中，将HD-FEC奇偶校验位插入级别1和级别2的各个比特串中。HD-FEC奇偶校验位是第二纠错码的示例。
HD-FEC生成器24y根据级别0至级别2的比特串的数据#0至#2计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器25y以及选择器26a和26b。HD-FEC生成器24y在不改变级别1和级别2的比特串的情况下将所输入的级别1和级别2的比特串输出到选择器26a和26b，并且在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器25y。
SD-FEC生成器25y是第一插入部的示例。按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器25y在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别1和级别2的比特串中。SD-FEC奇偶校验位是第一纠错码的示例。
在时间段Ta中，SD-FEC生成器25y根据级别0的比特串内的数据#0和级别1和级别2的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。例如，在时间段Ta中，根据级别0至级别2的各个比特串来计算的SD-FEC奇偶校验位。在时间段Tb中，SD-FEC生成器25y根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
SD-FEC生成器25y将SD-FEC奇偶校验位输出到选择器26a和26b。SD-FEC生成器25y在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部27y。
在时间段Ta中，选择器26a选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Tb中，选择器26a在级别2的比特串内选择数据#2作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Ta中，选择器26b选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Tb中，选择器26b在级别1的比特串内选择数据#1作为输入信号，并且将输入信号输出到符号映射部27y。
因此，按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别2的比特串内的数据#0至数据#2被输入到符号映射部27y。按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别1和级别2的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别0的比特串内的数据#0被输入到符号映射部27y。以这种方式，形成前述的帧格式。
符号映射部27y是分配器的示例。符号映射部27y将64-QAM星座内的多个符号当中的、与级别0至级别2的比特串的值对应的符号分配给级别0至级别2的比特串。符号映射部27y根据帧的周期T内的时间段Ta和Tb，将符号映射切换到基于设置的分区的方法或基于格雷码的方法(参照图6和图10)。例如，符号映射的数据被存储在符号映射部27y等内的存储器中。
以这种方式，在帧的周期T中，操作控制器20在SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb之间切换。按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器25y在时间段Ta中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入除了级别0的比特串之外的级别1和级别2的比特串中。
因此，在时间段Ta中，级别0至级别2的各个比特串是用于SD-FEC奇偶校验位的算术区域。在时间段Tb中，仅级别0的比特串是用于SD-FEC奇偶校验位的算术区域。因此，由于用于SD-FEC奇偶校验位的算术区域比图3中例示的BICM帧格式中的算术区域窄，因此功耗降低。
在时间段Ta中，SD-FEC奇偶校验未被插入级别0的比特串中，而是跨级别1和级别2的两个比特串插入。因此，当SD-FEC奇偶校验位的数据量固定时，与仅SD-FEC奇偶校验位被插入一个比特串中的情况相比，时间段Ta可以缩短。
因此，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图14是例示了根据第一实施方式的解码电路121的配置图。图14中例示的与图4中例示的配置一样的配置由与图4中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第一实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图12和图14来描述解码电路121。
解码电路121包括操作控制器40、软判决部41y、SD-FEC解码器42y、硬判决部43y、选择器44a和44b、HD-FEC解码器45y和PS逆转换器49y。PS逆转换器49y包括选择器46、XOR运算器47y和IDM处理部48a和48b。
操作控制器40是通知部的示例。例如，操作控制器40按照帧的同步信息，将SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb通知给选择器44a、44b和46、软判决部41y和硬判决部43y。选择器44a、44b和46按照时间段Ta和Tb的通知来选择输入信号。软判决部41y和硬判决部43y按照时间段Ta和Tb的通知，将符号解映射切换到基于设置的分区的方法或基于格雷码的方法。
来自模数转换器13的输入信号Sin'被输入软判决部41y和硬判决部43y。
软判决部41y是第一判决部的示例。软判决部41y基于符号，对被分配64-QAM星座内的符号的帧内的级别0至级别2的比特串的各个值执行软判决。软判决部41y基于软判决的结果，在时间段Ta中从级别1和级别2的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器42y。软判决部41y基于软判决的结果将级别0的比特串内的数据#0输出到SD-FEC解码器42y。
SD-FEC解码器42y是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器42y基于插入级别1和级别2的比特串中的SD-FEC奇偶校验位来校正软判决部41y的判决结果的错误。例如，SD-FEC解码器42y基于SD-FEC奇偶校验位对级别0至级别2的比特串进行解码。
来自SD-FEC解码器42y的级别0的比特串被输入到硬判决部43y和HD-FEC解码器45y。来自SD-FEC解码器42y的HD-FEC奇偶校验位被输入到选择器44a和44b。
硬判决部43y是第二判决部的示例。硬判决部43y基于符号对级别0至级别2的比特串当中并非级别0的比特串的级别1和级别2的各个比特串值执行硬判决，同时将64-QAM星座内的符号分配给级别0至级别2的比特串。例如，对于硬判决，硬判决部43y在时间段Tb中使用已经从SD-FEC解码器42y输入的级别0的比特串。例如，硬判决部43y在时间段Tb中获取级别0的比特串内的数据#0作为输入信号。来自硬判决部43y的级别2的比特串被输入到选择器44a。来自硬判决部43y的级别1的比特串被输入到选择器44b。
选择器44a从HD-FEC奇偶校验位和级别2的比特串(数据#2)中选择将被输出到HD-FEC解码器45y的输出信号。选择器44a在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别2的比特串。
选择器44b从HD-FEC奇偶校验位和级别1的比特串内的数据#1中选择将被输出到HD-FEC解码器45y的输出信号。选择器44b在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别1的比特串。
HD-FEC解码器45y使用HD-FEC奇偶校验对级别0至级别2的比特串的值执行纠错。例如，HD-FEC解码器42y基于HD-FEC奇偶校验位对级别0至级别2的各个比特串进行解码。
HD-FEC解码器45y在时间段Tb中对级别0至级别2的比特串的数据#0至数据#2进行解码，并且在时间段Ta中对级别0的比特串的数据#0进行解码。在这种情况下，HD-FEC解码器45y通过执行多级解码来保持纠错能力。HD-FEC解码器45y将级别0至级别2的各个比特串输出到PS逆转换器49y。
PS逆转换器49y是逆转换器的示例。PS逆转换器49y对已经通过DM处理被转换的级别0和级别1的比特串而非级别2的比特串的值进行逆转换。级别2的比特串被输入到XOR运算器47y，并且级别1的比特串被输入到IDM处理部48a。级别0的比特串被输入到XOR运算器47y和选择器46。
XOR运算器47y对级别2的比特串和级别0的比特串执行XOR运算。XOR运算之后的级别0的比特串被输入到选择器46。
选择器46从XOR运算之后的级别0的比特串和XOR运算之前的级别0的比特串中选择将被输出到IDM处理部48b的比特串。选择器46在时间段Tb中选择XOR运算之后的级别0的比特串，并且在时间段Ta中选择XOR运算之前的级别0的比特串。因此，已经经历由编码电路120的XOR运算器23y进行的XOR运算的级别0的比特串的值被恢复为XOR运算之前的值。来自选择器46的所选择的级别0的比特串被输入IDM处理部48b。
已经经历由IDM处理部48a和48b进行的逆DM处理的级别0和级别1的比特串和级别2的比特串经由例如并行-穿行转换作为输出信号Sout’被输出到成帧器芯片11。
以这种方式，软判决部41y基于符号中的一个对被分配64-QAM星座内的多个符号中的一个符号的帧内的级别0至级别2的比特串的各个值执行软判决。SD-FEC解码器42y基于插入级别1和级别2的比特串中的SD-FEC奇偶校验位来校正软判决部41y的软判决结果的错误。
硬判决部分43y基于所分配的符号对多个比特串当中的级别1和级别2的各个比特串的值执行硬判决。PS逆转换器49y对已经被转换的级别0和级别1的各个比特串的值进行逆转换，使得随着星座内的区域越靠近星座的中心，分配在该区域中的符号的数量越大。
选择器44a和44b从除了级别0的比特串之外的级别1和级别2的比特串中所包括的并且已经基于SD-FEC奇偶校验位针对其校正了软判决结果的错误的比特串(例如，从SED-FEC解码器42y输出的HD-FEC奇偶校验位)以及已经经历了由硬判决部43y进行的硬判决的级别1和级别2的各个比特串中选择将被输入PS逆转换器49y的比特串。选择器44a和44b中的每一个是选择器的示例。
操作控制器40将SD-FEC奇偶校验位被插入级别1和级别2的比特串中的时间段Ta和SD-FEC奇偶校验位未被插入级别1和级别2的比特串中的时间段Tb通知给选择器44a和44b。选择器44a和44b按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器44a和44b按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部43y进行的硬判决的比特串。
因此，在已经由PS逆转换器49y逆转换的级别0至级别2的各个比特串中，将基于SD-FEC奇偶校验位被解码的范围根据时间段Ta和Tb基于帧格式而改变。因此，与根据第一实施方式的编码电路120对应的解码电路121可以对各个比特串进行解码并且可以在不降低噪声耐量的情况下降低功耗。
(第二实施方式)
图15是例示了根据第二实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第一实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0的比特串和级别2的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，数据#1被包括在级别1的比特串中。在时间段Ta中，从级别1的比特串内的数据#1和级别0和级别2的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，从级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据前述帧格式，如参考符号X指示的，级别0至级别2的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。因此，由于用于SD-FEC奇偶校验位的算术区域比图3中例示的BICM帧格式的算术区域窄，因此功耗降低。
在时间段Ta中，SD-FEC奇偶校验未被插入级别1的比特串中，而是跨级别0和级别2的两个比特串插入。因此，当SD-FEC奇偶校验位的数据量固定时，与仅SD-FEC奇偶校验位被插入一个比特串中的情况相比，时间段Ta可以缩短。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。在时间段Ta中，SD-FEC奇偶校验未被插入比级别0高的级别1的比特串中，并且将经历DM处理的数据#1包括在级别1的比特串中。经历概率成形的比特串的级别越高，概率成形的效果越佳。因此，根据本实施方式的帧格式，与第一实施方式相比，可以提高噪声耐量。级别1的比特串是第三比特串的示例。
以下，描述编码电路120和解码电路121的配置。
图16是例示了根据第二实施方式的编码电路120的配置图。图16中例示的与图13中例示的配置一样的配置由与图13中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第二实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图15和图16描述与根据第一实施方式的编码电路120的差异。
编码电路120包括操作控制器20a、PS转换器29y、HD-FEC生成器24y、SD-FEC生成器25z、符号映射部27y和选择器26a和26c。PS转换器29y包括DM处理部21a和21b、选择器22和XOR运算器23y。在该实施方式中，64QAM被用作多级调制。
操作控制器20a是开关部的示例。在帧的周期T中，操作控制器20a在SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb之间切换。例如，操作控制器20a根据时间段Ta和Tb控制符号映射部27y、SD-FEC生成器25z以及选择器22、26a和26c。
HD-FEC生成器24y在不改变级别2的比特串的情况下将所输入的级别2的比特串输出到选择器26a，并且在不改变级别1的比特串的情况下将所输入的级别1的比特串输出到符号映射部27y和SD-FEC生成器25z。HD-FEC生成器24y在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器25z。
SD-FEC生成器25z是第一插入部的示例。按照在操作控制器20a的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器25z在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别0和级别2的比特串中。在时间段Ta中，SD-FEC生成器25z根据级别1的比特串内的数据#1和级别0和级别2的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。例如，在时间段Ta中，根据级别0至级别2的各个比特串来计算的SD-FEC奇偶校验位。
SD-FEC生成器25z将SD-FEC奇偶校验位输出到选择器26a和26c。SD-FEC生成器25z在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部27y。
在时间段Ta中，选择器26a选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Tb中，选择器26a选择级别2的比特串内的数据#2作为输入信号，并且将输入信号输出到符号映射部27y。
在时间段Ta中，选择器26c选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Tb中，选择器26c选择级别0的比特串内的数据#0作为输入信号，并且将输入信号输出到符号映射部27y。
因此，按照在操作控制器20a的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别2的比特串内的数据#0至数据#2被输入符号映射部27y。按照在操作控制器20a的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别0和级别2的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别0的比特串内的数据#0被输入到符号映射部27y。以这种方式，形成前述的帧格式。
以这种方式，SD-FEC生成器25z将SD-FEC奇偶校验插入除了比最低级别0高的级别1的比特串之外的两个或更多比特串中或级别0和级别2的比特串中。
因此，在时间段Ta中，SD-FEC奇偶校验未被插入比级别0高的级别1的比特串中，并且进行了DM处理的数据#1被包括在级别1的比特串中。经历概率成形的比特串的级别越高，概率成形的效果越佳。因此，根据本实施方式中描述的帧格式，与第一实施方式相比，可以提高噪声耐量。
图17是例示了根据第二实施方式的解码电路121的配置图。图17中例示的与图14中例示的配置一样的配置由与图14中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第一实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图15和图17描述与根据第一实施方式的解码电路121的差异。
在图17中，由正方形包围的“L1”指示级别1的比特串的数据#1的输出和输入之间的耦合关系。该表述被用于图18及后图中。
解码电路121包括操作控制器40、软判决部41z、SD-FEC解码器42z、硬判决部43y、选择器44a至44c、HD-FEC解码器45y和PS逆转换器49y。PS逆转换器49y包括选择器46、XOR运算器47y和IDM处理部48a和48b。
来自模数转换器13的输入信号Sin'被输入软判决部41z和硬判决部43y。
软判决部41z是第一判决部的示例。软判决部41z基于符号，对被分配64-QAM星座内的符号的帧内的级别0至级别2的比特串的各个值执行软判决。软判决部41z基于软判决的结果，从级别0和级别2的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器42z。软判决部41z基于软判决的结果将级别0和级别1的比特串内的数据#0和数据#1输出到SD-FEC解码器42z。
SD-FEC解码器42z是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器42z基于插入级别0和级别2的比特串中的SD-FEC奇偶校验位来校正软判决部41z的判决结果的错误。例如，SD-FEC解码器42z基于SD-FEC奇偶校验位对级别0至级别2的比特串进行解码。
在时间段Ta中，SD-FEC解码器42z将级别1的比特串输出到选择器44b。SD-FEC解码器42z将HD-FEC奇偶校验位输出到选择器44a和44c，并且将级别0的比特串输出到选择器44c。
选择器44b从已经经历软判决的级别1的比特串中所包括的数据#1以及已经经历硬判决的级别1的比特串中所包括的数据#1中选择将被输出到HD-FEC解码器45y的输出信号。在时间段Tb中，选择器44b选择已经经历硬判决的级别1的比特串。在时间段Ta中，选择器44b选择已经经历软判决的级别1的比特串。
选择器44c从级别0的比特串内的数据#0和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器45y的输出信号。选择器44c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别0的比特串。
HD-FEC解码器45y在时间段Tb中对级别0至级别2的比特串的数据#0至数据#2进行解码，并且在时间段Ta中对级别1的比特串的数据#1进行解码。
如上所述，SD-FEC解码器42z基于插入级别0和级别2的比特串中的SD-FEC奇偶校验位来校正软判决部41z的判决结果的错误。选择器44a和44b从除了级别0的比特串之外的比特串中所包括的并且已经基于SD-FEC奇偶校验位针对其校正了软判决结果的错误的比特串以及除了级别0的比特串之外的比特串中所包括的并且已经经历了由硬判决部43y进行的硬判决的比特串中选择将被输入到PS逆转换器49y的比特串。
选择器44a和44b按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器44a和44b按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部43y进行的硬判决的比特串。
因此，在已经由PS逆转换器49y逆转换的级别0至级别2的各个比特串中，将基于SD-FEC奇偶校验位被解码的范围根据时间段Ta和Tb基于帧格式而改变。因此，与根据第二实施方式的编码电路120对应的解码电路121可以对各个比特串进行解码并且可以在不降低噪声耐量的情况下降低功耗。
(第三实施方式)
图18是例示了根据第三实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第一实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0至级别2的各个比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，从级别0至级别2的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位。在时间段Tb中，从级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据前述帧格式，如参考符号X指示的，在时间段Ta中，级别0至级别2的各个比特串是用于SD-FEC奇偶校验位的算术区域，并且在时间段Tb中，仅级别0的比特串是用于SD-FEC奇偶校验位的算术区域。因此，由于用于SD-FEC奇偶校验位的算术区域比图3中例示的BICM帧格式的算术区域窄，因此功耗降低。
在时间段Ta中，跨级别0至级别2的三个比特串插入SD-FEC奇偶校验位。因此，当SD-FEC奇偶校验位的数据量固定时，与仅SD-FEC奇偶校验位被插入一个比特串中的情况相比，时间段Ta可以缩短。由于SD-FEC奇偶校验位被划分并跨三个串插入，因此与第一实施方式和第二实施方式中描述的情况相比，时间段Ta减少。因此，用于级别0和级别1的比特串中所包括的并且将经历DM处理的数据#0和数据#1的区域可以增加。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图19是例示了根据第三实施方式的编码电路120的配置图。图19中例示的与图13和图16中例示的配置一样的配置由与图13和图16中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第三实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图18和图19描述与根据第一实施方式的编码电路120的差异。
编码电路120包括操作控制器20、PS转换器29y、HD-FEC生成器24y、SD-FEC生成器25y、符号映射部27y和选择器26a至26c。PS转换器29y包括DM处理部21a和21b以及XOR运算器23y。在该实施方式中，64QAM被用作多级调制。
PS转换器29y不包括选择器22。因此，在时间段Ta和Tb中的每一个中，PS转换器29y将已经经历了与级别2的比特串进行的XOR运算的级别0的比特串输出到HD-FEC生成器24y。这是由于以下事实：在时间段Ta中HD-FEC奇偶校验位和SD-FEC奇偶校验位被插入级别0到级别2的比特串中，并且是否执行XOR运算并没有被切换。
在时间段Ta中，选择器26a至26c选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部27y。在时间段Tb中，选择器26a至26c分别在级别0至级别2的比特串内选择数据#0至数据#2作为输入信号，并且将输入信号输出到符号映射部27y。因此，在时间段Ta中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别0至级别2的比特串中。
以这种方式，在时间段Ta中，SD-FEC生成器25y将SD-FEC奇偶校验位插入级别0至级别2的比特串中。跨级别0至级别2的三个比特串插入SD-FEC奇偶校验位。因此，当SD-FEC奇偶校验位的数据量固定时，与SD-FEC奇偶校验位仅被插入一个比特串中的情况相比，时间段Ta可以缩短。
因此，根据前述配置，与第一实施方式和第二实施方式相比，用于级别0和级别1的比特串中所包括的并且将经历DM处理的数据#0和数据#1的区域可以增加并且可以提高噪声耐量。
图20是例示了根据第三实施方式的解码电路121的配置图。图20中例示的与图14中例示的配置一样的配置由与图14中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第一实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图18和图20来描述解码电路121。
解码电路121包括操作控制器40、软判决部41y、SD-FEC解码器42y、硬判决部43y、选择器44a至44c、HD-FEC解码器45y和PS逆转换器49y。PS逆转换器49y包括XOR运算器47y和IDM处理部48a和48b。以下，描述与根据第一实施方式的解码电路121的差异。
选择器44a至44c分别从级别0至级别2的比特串内的数据#0至数据#2和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器45y的输出信号。选择器44a至44c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中分别选择级别0至级别2的比特串内的数据#0至#2。
级别0至级别2的各个比特串被HD-FEC解码器45y解码并被输出到PS逆转换器49y。
PS逆转换器29y不包括选择器46。因此，在时间段Ta和Tb中的每一个中，已经经历与级别2的比特串的XOR运算的级别0的比特串被输入PS逆转换器49y中的IDM处理部48b。这是由于以下事实：在时间段Ta中HD-FEC奇偶校验位和SD-FEC奇偶校验位被插入级别0到级别2的比特串中，并且是否执行XOR运算并没有被切换。
以这种方式，SD-FEC解码器42y基于插入级别0至级别2的比特串中的SD-FEC奇偶校验位来校正软判决部41y的判决结果的错误。选择器44a和44b从除了级别0的比特串之外的比特串中所包括的并且已经基于SD-FEC奇偶校验位针对其校正了软判决结果的错误的比特串以及除了级别0的比特串之外的比特串中所包括的并且已经经历了由硬判决部43y进行的硬判决的比特串中选择将被输出到PS逆转换器49y的比特串。
选择器44a和44b是选择器的示例。选择器44a和44b按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器44a和44b按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部43y进行的硬判决的比特串。
因此，在已经由PS逆转换器49y逆转换的级别0至级别2的各个比特串中，将基于SD-FEC奇偶校验位被解码的范围根据时间段Ta和Tb基于帧格式而改变。因此，与根据第三实施方式的编码电路120对应的解码电路121可以对各个比特串进行解码并且可以在不降低噪声耐量的情况下降低功耗。
如上所述，在第一实施方式至第三实施方式中，按照由操作控制器20和20a中的每一个进行的切换，SD-FEC生成器25y和25z中的每一个在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入包括级别2的比特串的两个或更多个比特串中。因此，如上所述，编码电路120可以在不降低噪声耐量的情况下降低功耗。
按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，HD-FEC生成器24y根据级别0至级别2的各个比特串生成HD-FEC奇偶校验位，以校正级别0至级别2的比特串的错误，并且将HD-FEC奇偶校验位插入包括级别1的比特串的两个或更多个比特串中。使用SD-FEC奇偶校验位来校正对级别0至级别2的各个比特串执行软判决的结果的错误。使用HD-FEC奇偶校验位来校正对级别0至级别2的各个比特串执行硬判决的结果的错误。
因此，编码电路120可以使用低功耗HD-FEC奇偶校验位来校正除了用于SD-FEC奇偶校验位的算术区域以外的区域的错误，同时抑制功耗的增加。
尽管将64QAM用作多级调制，但是多级调制不限于此。下面的实施方式描述了当将256QAM用作多级调制时使用的编码电路120和解码电路121。
(第四实施方式)
图21是例示了根据第四实施方式的由编码电路120输出的输出信号Sout的帧格式的图。对于64QAM，一个帧中包括三个比特串，然而，对于256QAM，一个帧中包括四个比特串。
编码电路120将帧的周期T划分成两个时间段Ta和Tb。编码电路120在时间段Tb中使用MLC根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别2的比特串和级别3的比特串中。
在时间段Tb中，数据#0至数据#3分别被包括在级别0至级别3的比特串中。由于使用最高级别3的数据#3来确定符号映射中的星座的象限，因此数据#3不经历DM处理。级别0至级别2的数据#0至数据#2已经经历了DM处理以通过PS进行符号映射。
在时间段Tb中，编码电路120根据最低级别0的比特串内的数据#0生成SD-FEC奇偶校验位，并且基于设置的分区来执行符号映射。
在时间段Ta中，经历DM处理的数据#0和数据#1分别被包括在级别0和级别1的比特串中，并且SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别2和级别3的比特串中。在时间段Tb中，根据级别0至级别3的比特串内的数据#0至数据#3生成HD-FEC奇偶校验位。在时间段Ta中，根据级别0和级别1的比特串内的数据#0和数据#1生成HD-FEC奇偶校验位。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，编码电路120根据级别0和级别1的比特串内的数据#0和数据#1和级别2和级别3的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位，并且基于格雷码来执行符号映射。级别3的比特串是第一比特串的示例。级别0的比特串是第二比特串的示例。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串0是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。因此，如同图3中例示的BICM帧格式，与整个区域是用于SD-FEC奇偶校验位的算术区域的情况相比，用于SD-FEC奇偶校验位的算术区域的功耗降低。
在时间段Ta中，SD-FEC奇偶校验未被插入级别0的比特串中，而是跨级别2和级别3的两个比特串插入。因此，当SD-FEC奇偶校验位的数据量固定时，与SD-FEC奇偶校验位仅被插入一个比特串中的情况相比，时间段Ta可以缩短。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图22是例示了根据第四实施方式的编码电路120的配置图。根据第四实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图21和图22来描述编码电路120。在下面的描述中，省略了与64QAM一样的条目相关的细节。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75、符号映射部77和选择器76a和76b。PS转换器79包括DM处理部71a至71c、选择器72a和72b以及XOR运算器73b和73c。
操作控制器70是开关部的示例。在帧的周期T中，操作控制器70在SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb之间切换。例如，操作控制器70根据时间段Ta和Tb控制SD-FEC生成器75、符号映射部77以及选择器72a、72b、76a和76b。时间段Ta是第一时间段的示例。时间段Tb是第二时间段的示例。
级别0至级别2的各个比特串被输入PS转换器79。PS转换器79是转换器的示例。PS转换器79对除了级别3的比特串之外的级别0至级别2的各个比特串的值进行转换，使得随着星座内的区域越靠近星座的中心，分配在该区域中的符号的数量越大。
级别0至级别2的比特串被分别输入DM处理部71c、71b和71a。DM处理部71c、71b和71a以与前述DM处理部21a和21b相同的方式执行DM处理。级别3的比特串被输入HD-FEC生成器74和XOR运算器73c。进行DM处理的级别2的比特串被输入HD-FEC生成器74和XOR运算器73c。已经经历DM处理的级别1的比特串被输入选择器72a和XOR运算器73b。进行了DM处理的级别0的比特串被输入选择器72b和XOR运算器73c。
XOR运算器73b对已经从DM处理部71b输出的级别1的比特串和级别2的比特串执行XOR运算。XOR运算之后的级别1的比特串被输入选择器72a。
XOR运算器73c对已经从DM处理部71c输出的级别0的比特串和级别3的比特串执行XOR运算。XOR运算之后的级别0的比特串被输入选择器72b。
选择器72a从XOR运算之后的级别1的比特串和未进行XOR运算的级别1的比特串中选择将被输出到HD-FEC生成器74的比特串。在时间段Ta中，选择器72a选择未进行XOR运算的级别1的比特串。在时间段Tb中，选择器72a选择在XOR运算之后的级别1的比特串。
选择器72b从XOR运算之后的级别0的比特串和未进行XOR运算的的级别0的比特串中选择将被输出到HD-FEC生成器74的比特串。在时间段Ta中，选择器72b选择未进行XOR运算的级别0的比特串。在时间段Tb中，选择器72b选择在XOR运算之后的级别0的比特串。
HD-FEC生成器74是第二插入部的示例。按照在操作控制器20的作用下在时间段Ta与时间段Tb之间的切换，HD-FEC生成器74根据级别0至级别3的各个比特串生成HD-FEC奇偶校验位，以校正级别0至级别3的比特串的错误，并且在时间段Ta中，将HD-FEC奇偶校验位插入级别2和级别3的比特串中。
HD-FEC生成器74根据级别0至级别3的比特串的数据#0至数据#3来计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器75以及选择器76a和76b。HD-FEC生成器74在不改变级别2和级别3的比特串的情况下将所输入的级别2和级别3的比特串输出到选择器76a和76b，并且在不改变级别1的比特串的情况下将所输入的级别1的比特串输出到SD-FEC生成器75和符号映射部77。HD-FEC生成器74在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器75。
SD-FEC生成器75是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别2和级别3的比特串中。在时间段Ta中，SD-FEC生成器75根据级别0和级别1的比特串内的数据#0和数据#1和级别2和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。例如，在时间段Ta中，根据级别0至级别3的各个比特串来计算SD-FEC奇偶校验位。
SD-FEC生成器75将SD-FEC奇偶校验位输出到选择器76a和76b。SD-FEC生成器75在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部77。
在时间段Ta中，选择器76a选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76a在级别3的比特串内选择数据#3作为输入信号，并且将输入信号输出到符号映射部77。在时间段Ta中，选择器76b选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76b在级别2的比特串内选择数据#2作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别2和级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别0和级别1的比特串内的数据#0和数据#1被输入到符号映射部77。以这种方式，形成前述的帧格式。
符号映射部77是分配器的示例。符号映射部77将256-QAM星座内的多个符号当中的、与级别0至级别3的比特串的值对应的符号分配给级别0至级别3的比特串。符号映射部77根据帧的周期T中的时间段Ta和Tb，将符号映射切换到基于设置的分区的方法或基于格雷码的方法(参照图6和图10)。例如，符号映射的数据被存储在符号映射部77等内的存储器中。
以这种方式，在帧的周期T中，操作控制器70在SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb之间切换。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75在时间段Ta中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入除了级别0的比特串之外的级别2和级别3的比特串中。
因此，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。因此，如同图3中例示的BICM帧格式，与整个区域是用于SD-FEC奇偶校验位的算术区域的情况相比，用于SD-FEC奇偶校验位的算术区域的功耗降低。
在时间段Ta中，SD-FEC奇偶校验未被插入级别0和级别1的比特串中，而是跨级别2和级别3的两个比特串插入。因此，当SD-FEC奇偶校验位的数据量固定时，与SD-FEC奇偶校验位仅被插入一个比特串中的情况相比，时间段Tb可以缩短。
因此，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图23是例示了根据第四实施方式的解码电路121的配置图。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图21和图23来描述解码电路121。
解码电路121包括操作控制器80、软判决部81、SD-FEC解码器82、硬判决部83、选择器84a至84c、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
操作控制器80是通知部的示例。例如，操作控制器80按照帧的同步信息，将SD-FEC奇偶校验位被插入比特串中的时间段Ta和SD-FEC奇偶校验位未被插入比特串中的时间段Tb通知给选择器84a至84c、软判决部81和硬判决部83。选择器84a至84c、86a和86b按照时间段Ta和Tb的通知来选择输入信号。软判决部81和硬判决部83按照时间段Ta和Tb的通知，将符号解映射切换到基于设置的分区的方法或基于格雷码的方法。
来自模数转换器13的输入信号Sin'被输入软判决部81和硬判决部83。
软判决部81是第一判决部的示例。软判决部81基于符号，对被分配256-QAM星座内的符号的帧内的级别0至级别3的比特串的各个值执行软判决。软判决部81基于软判决的结果，从级别2和级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82。软判决部81基于软判决的结果将级别0和级别1的比特串输出到SD-FEC解码器82。
SD-FEC解码器82是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82基于插入级别2和级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81的判决结果的错误。例如，SD-FEC解码器82基于SD-FEC奇偶校验位对级别0至级别3的比特串进行解码。
来自SD-FEC解码器82的级别0的比特串被输入硬判决部83和HD-FEC解码器85。来自SD-FEC解码器82的HD-FEC奇偶校验位被输入选择器84a和84b。来自SD-FEC解码器82的级别1的比特串被输入选择器84c。
硬判决部83是第二判决部的示例。硬判决部83对级别0至级别3的比特串当中的除了级别0的比特串之外的级别1至级别3的各个比特串的值执行硬判决，同时将256-QAM星座内的符号分配给级别0至级别3的比特串。例如，在时间段Tb中，对于硬判决，硬判决部83使用已经从SD-FEC解码器82输入的级别0的比特串。来自硬判决部83的级别1至级别3的比特串被分别输入选择器84c、84b和84a。
选择器84a从级别3的比特串内的数据#3和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84a在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别3的比特串内的数据#3。
选择器84b从级别2的比特串内的数据#2和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84b在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别2的比特串内的数据#2。
选择器84c从已经经历软判决的级别1的比特串中所包括的数据#1以及已经经历硬判决的级别1的比特串中所包括的数据#1中选择将被输出到HD-FEC解码器85的输出信号。在时间段Ta中，选择器84c选择已经经历硬判决的级别1的比特串。在时间段Tb中，选择器84c选择已经经历软判决的级别1的比特串。
HD-FEC解码器85使用HD-FEC奇偶校验对级别0至级别3的各个比特串的值执行纠错。例如，HD-FEC解码器85基于HD-FEC奇偶校验位对级别0至级别3的各个比特串进行解码。
HD-FEC解码器85在时间段Tb中对级别0至级别3的比特串的数据#0至数据#2进行解码，并且在时间段Ta中对级别0和级别1的比特串的数据#0和数据#1进行解码。在这种情况下，HD-FEC解码器85通过执行多级解码来保持纠错能力。HD-FEC解码器85将级别0至级别3的各个比特串输出到PS逆转换器89。
PS逆转换器89是逆转换器的示例。PS逆转换器89对已经通过DM处理被转换的级别0至级别2的比特串而不包括级别3的比特串的值进行逆转换。级别3的比特串被输入XOR运算器87b。级别2的比特串被输入XOR运算器87a和IDM处理部88a。级别1的比特串被输入XOR运算器87a和选择器86a。级别0的比特串被输入XOR运算器87b和选择器86b。
XOR运算器87a对级别2的比特串和级别1的比特串执行XOR运算。XOR运算之后的级别1的比特串被输入选择器86a。
XOR运算器87b对级别3的比特串和级别1的比特串执行XOR运算。XOR运算之后的级别1的比特串被输入选择器86b。
选择器86a从XOR运算之后的级别1的比特串和XOR运算之前的级别1的比特串中选择将被输出到IDM处理部88b的比特串。选择器86a在时间段Tb中选择XOR运算之后的级别1的比特串，并且在时间段Ta中选择XOR运算之前的级别1的比特串。因此，已经经历由编码电路120的XOR运算器73b进行的XOR运算的级别1的比特串的值被恢复为XOR运算之前的值。来自选择器86a的所选择的级别1的比特串被输入IDM处理部88b。
选择器86b从XOR运算之后的级别0的比特串和XOR运算之前的级别0的比特串中选择将被输出到IDM处理部88c的比特串。选择器86b在时间段Tb中选择XOR运算之后的级别0的比特串，并且在时间段Ta中选择XOR运算之前的级别0的比特串。因此，已经经历由编码电路120的XOR运算器73c进行的XOR运算的级别0的比特串的值被恢复为XOR运算之前的值。来自选择器86b的所选择的级别0的比特串被输入IDM处理部88c。级别2的比特串被输入IDM处理部88a。
如同前述IDM处理部48a和48b，IDM处理部88a至88c对级别2、级别1和级别0的比特串执行逆DM处理。已经经历逆DM处理的级别0至级别2的比特串和级别3的比特串经由并行-穿行转换作为输出信号Sout’被输出到成帧器芯片11。
如上所述，选择器84a至84c按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部43y进行的硬判决的比特串。选择器84a至84c中的每一个是选择器的示例。
因此，在已经由PS逆转换器89逆转换的级别0至级别3的各个比特串中，将基于SD-FEC奇偶校验位被解码的范围根据时间段Ta和时间段Tb基于帧格式而改变。因此，与根据第四实施方式的编码电路120对应的解码电路121可以对各个比特串进行解码并且可以在不降低噪声耐量的情况下降低功耗。
(第五实施方式)
图24是例示了根据第五实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别1的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，数据#0和数据#2分别被包括在级别0和级别2的比特串中。在时间段Ta中，根据级别0和级别2的比特串内的数据#0和2和级别1和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验未被插入级别1的比特串中，而是跨级别0和级别2的两个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图25是例示了根据第五实施方式的编码电路120的配置图。图25中例示的与图22中例示的配置一样的配置由与图22中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第五实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图24和图25描述与根据第四实施方式的编码电路120的差异。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75a、符号映射部77和选择器76a和76b。PS转换器79包括DM处理部71a至71c、选择器72a和72b以及XOR运算器73b和73c。
HD-FEC生成器74根据级别0至级别3的比特串的数据#0和#3来计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器75a以及选择器76a和76c。HD-FEC生成器74在不改变级别3和级别1的比特串的情况下将所输入的级别3和级别1的比特串输出到选择器76a和76c，并且在不改变级别2的比特串的情况下将所输入的级别2的比特串输出到SD-FEC生成器75a和符号映射部77。HD-FEC生成器74在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器75a。
SD-FEC生成器75a是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75a在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别1和级别3的比特串中。在时间段Ta中，SD-FEC生成器75a根据级别0和级别2的比特串内的数据#0和数据#2以及级别1和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，SD-FEC生成器75a根据级别0和级别2的比特串内的数据#0和数据#2生成SD-FEC奇偶校验位。
SD-FEC生成器75a将SD-FEC奇偶校验位输出到选择器76a和76c。SD-FEC生成器75a在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部77。
在时间段Ta中，选择器76c选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76c在级别1的比特串内选择数据#1作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别1和级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别0和级别2的比特串内的数据#0和数据#2被输入到符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图26是例示了根据第五实施方式的解码电路121的配置图。图26中例示的与图23中例示的配置一样的配置由与图23中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图24和图26描述与根据第四实施方式的解码电路121的差异。
在图26中，由正方形包围的“L2”指示级别2的比特串的数据#2的输出和输入之间的耦合关系。该表述被用于图27及后图中。
解码电路121包括操作控制器80、软判决部81a、SD-FEC解码器82a、硬判决部83、选择器84a至84c、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
来自模数转换器13的输入信号Sin'被输入软判决部81a和硬判决部83。
软判决部81a是第一判决部的示例。软判决部81a基于符号，对被分配256-QAM星座内的符号的帧内的级别0至级别3的比特串的各个值执行软判决。软判决部81a基于软判决的结果，从级别1和级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82a。软判决部81a基于软判决的结果将级别0和级别2的比特串输出到SD-FEC解码器82a。
SD-FEC解码器82a是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82a基于插入级别1和级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81a的判决结果的错误。在时间段Tb中，SD-FEC解码器82a校正级别0的比特串的值。在时间段Ta中，SD-FEC解码器82a从软判决部81a获取级别1的比特串并校正级别0和级别1的各个比特串的值。
在时间段Ta中，SD-FEC解码器82a将级别2的比特串输出到选择器84b。SD-FEC解码器82a将HD-FEC奇偶校验位输出到选择器84a和84b，并且将级别0的比特串输出到硬判决部83和HD-FEC解码器85。
选择器84b从已经经历软判决的级别2的比特串中所包括的数据#2以及已经经历硬判决的级别2的比特串中所包括的数据#2中选择将被输出到HD-FEC解码器85的输出信号。在时间段Tb中，选择器84b选择已经经历硬判决的级别2的比特串。在时间段Ta中，选择器84b选择已经经历软判决的级别2的比特串。
选择器84c从级别1的比特串内的数据#1和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器485的输出信号。选择器84c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别1的比特串。
HD-FEC解码器85在时间段Tb中对级别0至级别3的比特串的数据#0至数据#3进行解码，并且在时间段Ta中对级别0和级别2的比特串内的数据#0和数据#2进行解码。
如上所述，选择器84a至84c按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中获得的效果相同或相似的效果。
(第六实施方式)
图27是例示了根据第六实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式中的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别1的比特串、级别2的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，数据#0被包括在级别0的比特串中。在时间段Ta中，根据级别0的比特串内的数据#0和级别1至级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串0是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验未被插入级别0的比特串中，而是跨级别1至级别3的三个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图28是例示了根据第六实施方式的编码电路120的配置图。图28中例示的与图22和图25中例示的配置一样的配置由与图22和图25中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第六实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图27和图28描述与根据第四实施方式的编码电路120的差异。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75b、符号映射部77和选择器76a至76c。PS转换器79包括DM处理部71a至71c、选择器72a和72b以及XOR运算器73b和73c。
HD-FEC生成器74根据级别0至级别3的比特串的数据#0至数据#3来计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器75b以及选择器76a至76c。HD-FEC生成器74在不改变级别1至级别3的比特串的情况下将所输入的级别1至级别3的比特串输出到选择器76a至76c。
SD-FEC生成器75b是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75b在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别1至级别3的比特串中。在时间段Ta中，SD-FEC生成器75b根据级别0的比特串内的数据#0和级别1至级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。
SD-FEC生成器75b将SD-FEC奇偶校验位输出到选择器76a至76c。SD-FEC生成器75b在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部77。
在时间段Ta中，选择器76c选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76c在级别1的比特串内选择数据#1作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别1至级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别0的比特串内的数据#0被输入到符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图29是例示了根据第六实施方式的解码电路121的配置图。图29中例示的与图23和图26中例示的配置一样的配置由与图23和图26中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图27和图29描述与根据第四实施方式的解码电路121的差异。
解码电路121包括操作控制器80、软判决部81b、SD-FEC解码器82b、硬判决部83、选择器84a至84c、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
来自模数转换器13的输入信号Sin'被输入软判决部81b和硬判决部83。
软判决部81b是第一判决部的示例。软判决部81b基于符号，对被分配256-QAM星座内的符号的帧内的级别0至级别3的比特串的各个值执行软判决。软判决部81b基于软判决的结果，从级别1至级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82b。软判决部81b基于软判决的结果将级别0的比特串输出到SD-FEC解码器82b。
SD-FEC解码器82b是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82b基于插入级别1至级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81b的判决结果的错误。SD-FEC解码器82b在时间段Tb中校正级别0的比特串的值，并且在时间段Ta中校正级别0至级别3的比特串的值。
SD-FEC解码器82b将HD-FEC奇偶校验位输出到选择器84a至84c，并且将级别0的比特串输出到硬判决部83和HD-FEC解码器85。
选择器84c从级别1的比特串内的数据#2和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器485的输出信号。选择器84c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别1的比特串。
HD-FEC解码器85在时间段Tb中基于HD-FEC奇偶校验位对级别0至级别3的比特串的数据#0至数据#3进行解码，并且在时间段Ta中基于HD-FEC奇偶校验位对级别0的比特串内的数据#0进行解码。
如上所述，选择器84a至84c按照操作控制器40的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器40的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中获得的效果相同或相似的效果。
(第七实施方式)
图30是例示了根据第七实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，数据#0和数据#1分别被包括在级别0和级别1的比特串中。在时间段Ta中，根据级别0和级别1的比特串内的数据#0和数据#1以及级别1和级别2的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，在时间段Ta中，级别0至级别3的各个比特串是用于SD-FEC奇偶校验位的算术区域，并且在时间段Tb中，仅级别0的比特串0是用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验未被插入级别1和级别2的比特串中，而是跨级别0和级别3的两个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图31是例示了根据第七实施方式的编码电路120的配置图。图31中例示的与图22、图25和图28中例示的配置一样的配置由与图22、图25和图28中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第七实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图30和图31描述与根据第四实施方式的编码电路120的差异。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75c、符号映射部77和选择器76a和76d。PS转换器79包括DM处理部71a至71c、选择器72a和72b以及XOR运算器73b和73c。
HD-FEC生成器74根据级别0至级别3的比特串的数据#0至数据#3来计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器75c以及选择器76a和76d。HD-FEC生成器74在不改变级别1和级别2的比特串的情况下将所输入的级别1和级别2的比特串输出到符号映射部77，在不改变级别3的比特串的情况下将所输入的级别3的比特串输出到选择器76a，并且在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器75c。
SD-FEC生成器75c是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75c在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别1和级别3的比特串中。在时间段Ta中，SD-FEC生成器75c根据级别1和级别2的比特串内的数据#1和数据#2以及级别1和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。
SD-FEC生成器75c将SD-FEC奇偶校验位输出到选择器76a和76d。SD-FEC生成器75c在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到选择器76d。
在时间段Ta中，选择器76d选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76d选择级别1的比特串内的数据#1作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别0和级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别1和级别2的比特串内的数据#1和#2被输入到符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图32是例示了根据第七实施方式的解码电路121的配置图。图32中例示的与图23、图26和图29中例示的配置一样的配置由与图23、图26和图29中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图30和图32描述与根据第四实施方式的解码电路121的差异。
解码电路121包括操作控制器80、软判决部81c、SD-FEC解码器82c、硬判决部83、选择器84a至84d、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
来自模数转换器13的输入信号Sin'被输入软判决部81c和硬判决部83。
软判决部81c是第一判决部的示例。软判决部81c基于符号，对被分配256-QAM星座内的符号的帧内的级别1和级别3的比特串的各个值执行软判决。软判决部81c基于软判决的结果，从级别1和级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82c。软判决部81c基于软判决的结果将级别0至级别2的比特串输出到SD-FEC解码器82c。
SD-FEC解码器82c是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82c基于插入级别1和级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81c的判决结果的错误。SD-FEC解码器82c在时间段Tb中校正级别0的比特串的值，并且在时间段Ta中校正级别0至级别3的比特串的值。
SD-FEC解码器82c将HD-FEC奇偶校验位输出到选择器84a至84c，并且将级别0的比特串输出到硬判决部83和选择器84d。SD-FEC解码器82c在时间段Ta中将级别1和级别2的比特串输出到选择器84c和84b。
选择器84d从级别0的比特串内的数据#0和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84d在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别0的比特串。
选择器84b从已经经历软判决的级别2的比特串(数据#2)以及已经经历硬判决的级别2的比特串(数据#2)中选择将被输出到HD-FEC解码器85的输出信号。在时间段Ta中，选择器84b选择已经经历硬判决的级别2的比特串。在时间段Tb中，选择器84b选择已经经历软判决的级别2的比特串。
在时间段Tb中，HD-FEC解码器85对级别0至级别3的比特串的数据#0至数据#3进行解码。在时间段Ta中，HD-FEC解码器85对级别1和级别2的比特串内的数据#1和数据#2进行解码。
如上所述，选择器84a至84c按照操作控制器80的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器80的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中获得的效果相同或相似的效果。
(第八实施方式)
图33是例示了根据第八实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0的比特串、级别1的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Tb中，数据#2被包括在级别2的比特串中。在时间段Ta中，从级别2的比特串内的数据#2和级别0、级别1和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。在时间段Tb中，从级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验位未被插入级别2的比特串中，而是跨级别0、级别1和级别3的三个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图34是例示了根据第八实施方式的编码电路120的配置图。图34中例示的与图22、图25和图28中例示的配置一样的配置由与图22、图25和图28中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第八实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图33和图34描述与根据第四实施方式的编码电路120的差异。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75a、符号映射部77和选择器76a、76c和76d。PS转换器79包括DM处理部71a至71c、选择器72a和72b以及XOR运算器73b和73c。
HD-FEC生成器74根据级别0至级别3的比特串的数据#0至数据#3来计算HD-FEC奇偶校验位，并且将HD-FEC奇偶校验位输出到SD-FEC生成器75a以及选择器76a、76c和76d。HD-FEC生成器74在不改变级别2的比特串的情况下将所输入的级别2的比特串输出到符号映射部77，在不改变级别3和级别1的比特串的情况下将所输入的级别3和级别1的比特串输出到选择器76a和76c，并且在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到SD-FEC生成器75a。
SD-FEC生成器75a是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，SD-FEC生成器75a根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中，将SD-FEC奇偶校验位插入级别0、级别1和级别3的比特串中。在时间段Ta中，SD-FEC生成器75a根据级别2的比特串内的数据#2以及级别0、级别1和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。
SD-FEC生成器75a将SD-FEC奇偶校验位输出到选择器76a、76c和76d。SD-FEC生成器75a在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到选择器76d。
在时间段Ta中，选择器76d选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76d在级别0的比特串内选择数据#0作为输入信号，并且将输入信号输出到符号映射部77。
在时间段Ta中，选择器76c选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76c在级别1的比特串内选择数据#1作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别0、级别1和级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别2的比特串内的数据#2被输入到符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图35是例示了根据第八实施方式的解码电路121的配置图。图35中例示的与图23、图26、图29和图32中例示的配置一样的配置由与图23、图26、图29和图32中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图33和图35描述与根据第四实施方式的解码电路121的差异。
解码电路121包括操作控制器80、软判决部81a、SD-FEC解码器82a、硬判决部83、选择器84a至84d、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
来自模数转换器13的输入信号Sin'被输入软判决部81a和硬判决部83。
软判决部81a是第一判决部的示例。软判决部81a基于符号，对被分配256-QAM星座内的符号的帧内的级别0、级别1和级别3的比特串的各个值执行软判决。软判决部81a基于软判决的结果，从级别0、级别1和级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82a。软判决部81a基于软判决的结果将级别0、级别1和级别3的比特串输出到SD-FEC解码器82a。
SD-FEC解码器82a是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82a基于插入级别0、级别1和级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81c的判决结果的错误。SD-FEC解码器82a在时间段Tb中校正级别0的比特串的值，并且在时间段Ta中校正级别0至级别3的比特串的值。
SD-FEC解码器82a将HD-FEC奇偶校验位输出到选择器84a至84d，并且将级别0的比特串输出到硬判决部83和选择器84d。SD-FEC解码器82a在时间段Ta中将级别2的比特串输出到选择器84b并且将级别0的比特串输出到选择器84d。
选择器84d从级别0的比特串内的数据#0和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84d在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别0的比特串。
选择器84b从已经经历软判决的级别2的比特串中所包括的数据#2以及已经经历硬判决的级别2的比特串中所包括的数据#2中选择将被输出到HD-FEC解码器85的输出信号。在时间段Ta中，选择器84b选择已经经历硬判决的级别2的比特串。在时间段Tb中，选择器84b选择已经经历软判决的级别2的比特串。
选择器84c从级别1的比特串内的数据#1和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别1的比特串。
HD-FEC解码器85在时间段Tb中对级别0至级别3的比特串的数据#0至数据#3进行解码，并且在时间段Ta中对级别2的比特串的数据#2进行解码。
如上所述，选择器84a至84c按照操作控制器80的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器80的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中描述的效果相同或相似的效果。
(第九实施方式)
图36是例示了根据第九实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0的比特串和级别1的比特串中。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别2的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，根据级别0至级别3的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位。在时间段Tb中，根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串0是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验未被插入各个比特串中，而是跨级别0至级别3的四个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图37是例示了根据第九实施方式的编码电路120的配置图。图37中例示的与图22、图25、图28、图31和图34中例示的配置一样的配置由与图22、图25、图28、图31和图34中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第九实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图36和图37描述与根据第四实施方式的编码电路120的差异。
编码电路120包括操作控制器70、PS转换器79、HD-FEC生成器74、SD-FEC生成器75b、符号映射部77和选择器76a至76d。PS转换器79包括DM处理部71a至71c以及XOR运算器73b和73c。
PS转换器79不包括选择器72a和72b。因此，在时间段Ta和Tb中的每一个中，PS转换器79将已经经历了与级别2的比特串进行的XOR运算的级别0的比特串输出到HD-FEC生成器74。这是由于以下事实：在时间段Ta中HD-FEC奇偶校验位和SD-FEC奇偶校验位被插入级别0到3的比特串中，并且是否执行XOR运算并没有被切换。
SD-FEC生成器75b是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75b在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别0至级别3的比特串中。在时间段Ta中，SD-FEC生成器75a根据级别0至级别3的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位。
SD-FEC生成器75b将SD-FEC奇偶校验位输出到选择器76a至76d。SD-FEC生成器75b在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到符号映射部77。
在时间段Ta中，选择器76a至76d选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76a至76d分别在级别3、级别2、级别1和级别0的比特串内选择数据#3、数据#2、数据#1和数据#0作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别0至级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位被输入符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图38是例示了根据第九实施方式的解码电路121的配置图。图38中例示的与图23、图26、图29、图33和图35中例示的配置一样的配置由与图23、图26、图29、图33和图35中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图36和图38描述与根据第四实施方式的解码电路121的差异。
解码电路121包括操作控制器80、软判决部81b、SD-FEC解码器82b、硬判决部83、选择器84a至84d、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括XOR运算器87a和87b以及IDM处理部88a至88c。
来自模数转换器13的输入信号Sin'被输入软判决部81b和硬判决部83。
软判决部81b是第一判决部的示例。软判决部81b基于符号，对被分配256-QAM星座内的符号的帧内的级别0至级别3的比特串的各个值执行软判决。软判决部81b基于软判决的结果，从级别0至级别3的各个比特串中提取HD-FEC奇偶校验位和SD-FEC奇偶校验位，并且将HD-FEC奇偶校验位和SD-FEC奇偶校验位输出到SD-FEC解码器82b。软判决部81b基于软判决的结果将级别0的比特串输出到SD-FEC解码器82b。
SD-FEC解码器82b是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82b基于插入级别0至级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81b的判决结果的错误。SD-FEC解码器82b在时间段Tb中校正级别0的比特串的值，并且在时间段Ta中校正级别0至级别3的比特串的值。
选择器84c从级别1的比特串内的数据#1和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别1的比特串。
选择器84d从级别0的比特串内的数据#0和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84d在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别0的比特串。
在时间段Tb中，HD-FEC解码器85对级别0至级别3的比特串的数据#0至数据#3进行解码。HD-FEC解码器85将级别0至级别3的比特串输出到PS逆转换器89。
PS逆转换器89不包括选择器86a和86b。因此，在PS逆转换器89中，在时间段Ta和Tb中的每一个中，已经与级别2的比特串进行XOR运算的级别1的比特串被输入IDM处理部88b，并且在时间段Ta和Tb中的每一个中，已经与级别3的比特串进行XOR运算的级别0的比特串被输入IDM处理部88c。这是由于以下事实：在时间段Ta中HD-FEC奇偶校验位和SD-FEC奇偶校验位被插入级别0到级别2的比特串中，并且是否执行XOR运算并没有被切换。
如上所述，选择器84a至84c按照操作控制器80的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按操作控制器80的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中描述的效果相同或相似的效果。
(第十实施方式)
图39是例示了根据第十实施方式的由编码电路120输出的输出信号Sout的帧格式的图。在时间段Ta中的根据本实施方式的帧格式的配置与第四实施方式中描述的配置不同。在时间段Ta中，HD-FEC奇偶校验位和SD-FEC奇偶校验位被包括在级别0的比特串、级别2的比特串和级别3的比特串中。SD-FEC奇偶校验位和HD-FEC奇偶校验位的布置形式不受限制。
在时间段Ta中，根据级别0、级别2和级别3的比特串内的HD-FEC奇偶校验位生成SD-FEC奇偶校验位。在时间段Tb中，根据级别0的比特串内的数据#0生成SD-FEC奇偶校验位。
根据帧格式，如参考符号X指示的，级别0至级别3的各个比特串是时间段Ta中的用于SD-FEC奇偶校验位的算术区域，并且仅级别0的比特串是时间段Tb中的用于SD-FEC奇偶校验位的算术区域。在时间段Ta中，SD-FEC奇偶校验未被插入各个比特串中，并跨级别0、级别2和级别3的三个比特串插入。
因此，编码电路120和解码电路121基于前述帧格式分别执行编码过程和解码过程，因此可以在不降低噪声耐量的情况下降低功耗。以下，描述编码电路120和解码电路121的配置。
图40是例示了根据第十实施方式的编码电路120的配置图。图40中例示的与图22、图25、图28、图31、图34和图37中例示的配置一样的配置由与图22、图25、图28、图31、图34和图37中例示的参考符号相同的参考符号指示，并且将不进行描述。根据第十实施方式的编码方法是将由下述的编码电路120执行的编码过程。以下，参照图39和图40描述与根据第四实施方式的编码电路120的差异。
SD-FEC生成器75是第一插入部的示例。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，SD-FEC生成器75在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入级别0、级别2和级别3的比特串中。在时间段Ta中，SD-FEC生成器75根据级别1的比特串内的数据#1和级别0、级别2和级别3的比特串内的HD-FEC奇偶校验位来生成SD-FEC奇偶校验位。例如，在时间段Ta中，根据级别0至级别3的各个比特串来计算SD-FEC奇偶校验位。
SD-FEC生成器75将SD-FEC奇偶校验位输出到选择器76a、76b和76d。SD-FEC生成器75在不改变级别0的比特串的情况下将所输入的级别0的比特串输出到选择器76d。
在时间段Ta中，选择器76a、76b和76d选择SD-FEC奇偶校验位和HD-FEC奇偶校验位作为输入信号，并且将输入信号输出到符号映射部77。在时间段Tb中，选择器76a、76b和76d分别在级别3、级别2和级别0的比特串内选择数据#3、数据#2和数据#0作为输入信号，并且将输入信号输出到符号映射部77。
因此，按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Tb中，级别0至级别3的比特串内的数据#0至数据#3被输入符号映射部77。按照在操作控制器70的作用下在时间段Ta与时间段Tb之间的切换，在时间段Ta中，级别0、级别2和级别3的比特串内的HD-FEC奇偶校验位和SD-FEC奇偶校验位以及级别1的比特串内的数据#1被输入到符号映射部77。以这种方式，形成前述的帧格式。
根据前述配置，编码电路120可以在不降低噪声耐量的情况下降低功耗。
图41是例示了根据第十实施方式的解码电路121的配置图。图41中例示的与图23、图26、图29、图33、图35和图38中例示的配置一样的配置由与图23、图26、图29、图33、图35和图38中例示的参考符号相同的参考符号指示，并且将不进行描述。根据本实施方式的解码方法是将由下述的解码电路121执行的解码过程。以下，参照图39和图41描述与根据第四实施方式的解码电路121的差异。
解码电路121包括操作控制器80、软判决部81、SD-FEC解码器82、硬判决部83、选择器84a至84d、HD-FEC解码器85和PS逆转换器89。PS逆转换器89包括选择器86a和86b、XOR运算器87a和87b以及IDM处理部88a至88c。
SD-FEC解码器82是校正器的示例。在帧的周期T内的时间段Ta内，SD-FEC解码器82基于插入级别0、级别2和级别3的比特串中的SD-FEC奇偶校验位来校正软判决部81的判决结果的错误。SD-FEC解码器82在时间段Tb中校正级别0的比特串的值，并且在时间段Ta中校正级别0至级别3的比特串的值。
选择器84d从级别0的比特串内的数据#0和HD-FEC奇偶校验位中选择将被输出到HD-FEC解码器85的输出信号。选择器84c在时间段Ta中选择HD-FEC奇偶校验位，并且在时间段Tb中选择级别0的比特串。
HD-FEC解码器85在时间段Tb中对级别0至级别3的比特串的数据#0至数据#3进行解码，并且在时间段Ta中对级别1的比特串的数据#1进行解码。HD-FEC解码器85将级别0至级别3的比特串输出到PS逆转换器89。
如上所述，选择器84a至84c按照操作控制器80的通知，在时间段Ta中基于SD-FEC奇偶校验位来选择已经针对其校正了软判决结果的错误的比特串。选择器84a至84c按照操作控制器80的通知，在时间段Tb中选择经历由硬判决部83进行的硬判决的比特串。因此，获得与第四实施方式中描述的效果相同或相似的效果。
如上所述，在第四实施方式至第十实施方式中，按照由操作控制器70进行的切换，SD-FEC生成器75、75a和75b中的每一个在时间段Tb中根据级别0的比特串生成SD-FEC奇偶校验位，并且在时间段Ta中将SD-FEC奇偶校验位插入包括级别3的比特串的两个或更多个比特串中。因此，可以在不降低噪声耐量的情况下降低功耗。
接下来，将第四实施方式至第十实施方式进行比较。
图42是例示了根据比较例以及第四实施方式至第十实施方式的比特串中的每一个中的SD-FEC奇偶校验位和HD-FEC奇偶校验位的数据量的图。假定在时间段Ta中帧内的SD-FEC奇偶校验位和HD-FEC奇偶校验位的总数据量为N(比特)。
在比较例中，具有总数据量N(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别3的比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0比特的HD-FEC奇偶校验位被插入其它比特串中。
在第四实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别2和级别3的比特串中，使得数据量为N/2(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别2和级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0的HD-FEC奇偶校验位被插入其它比特串中。在第五实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别1和级别3的比特串中，使得数据量为N/2(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别1和级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0的HD-FEC奇偶校验位被插入其它比特串中。
在第六实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别1至级别3的比特串中，使得数据量为N/3(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别1至级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0的HD-FEC奇偶校验位被插入其它比特串中。在第七实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别0和级别3的比特串中，使得数据量为N/2(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别0和级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0比特的HD-FEC奇偶校验位被插入其它比特串中。
在第八实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别0、级别1和级别3的比特串中，使得数据量为N/3(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别0、级别1和级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0的HD-FEC奇偶校验位被插入其它比特串中。在第九实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别0至级别3的比特串中，使得数据量为N/4(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别0至级别3的各个比特串中。
在第十实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别0、级别2和级别3的比特串中，使得数据量为N/3(比特)的SD-FEC奇偶校验位和HD-FEC奇偶校验位被包括在级别0、级别2和级别3的各个比特串中，并且数据量为0比特的SD-FEC奇偶校验位和数据量为0的HD-FEC奇偶校验位被插入其它比特串中。
将比较例与第四实施方式至第十实施方式进行比较。在第四实施方式至第十实施方式的每一个中，由于SD-FEC奇偶校验位和HD-FEC奇偶校验位被划分并插入两个或更多个比特串中，因此时间段Ta中的算术区域比比较例中的算术区域窄，并且与比较例相比，功耗可以降低。尤其是，在第九实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被划分并插入所有比特串中，并且在时间段Ta中的用于SD-FEC奇偶校验位的算术区域最窄，并且功耗降低的效果最明显。
帧中经历DM处理的数据量越大，概率成形的效果越明显。获得经历DM处理的级别0至级别2的比特串内的SD-FEC奇偶校验位和HD-FEC奇偶校验位的量最小的第四实施方式、第五实施方式和第七实施方式中的噪声耐量，该噪声耐量高于其它实施方式中的噪声耐量。
在第五实施方式和第七实施方式中的每一个中，SD-FEC奇偶校验位和HD-FEC奇偶校验位没有被插入级别2的比特串中，并且经过DM处理的数据#1和数据#2被包括在级别2的比特串中。另一方面，在第四实施方式中，SD-FEC奇偶校验位和HD-FEC奇偶校验位被插入级别2的比特串中。因此，在第五实施方式和第七实施方式中，获得最高的噪声耐量。
本文中公开的应答器1a和1b以及本文中公开的光传输系统中的每一个包括根据第一实施方式至第十实施方式中的任一个的编码电路120和根据第一实施方式至第十实施方式中的任一个的解码电路121。因此，获得与上述效果相同或相似的效果。例如，前述编码电路120和前述解码电路121中的每一个可以是由诸如现场可编程门阵列(FPGA)或专用集成电路(ASIC)这样的硬件构成的电路。
前述实施方式是本发明的优选实施方式。然而，实施方式不限于此，并且可以在不脱离本发明的主旨的情况下进行各种改变和实现。
机译： 编码电路，解码电路，编码方法，解码方法和发送设备
机译： 编码电路，解码电路，编码方法，解码方法和发送设备
机译： 编码电路，解码电路，编码方法，解码方法，传输设备和光传输系统
