一种基于PXIE的中频高速采集装置

摘要

本发明提供了一种基于PXIE的中频高速采集装置，包括：模拟数字转换器，所述模拟数字转换器用于将接收到的模拟信号转换为数字信号；FPGA，所述FPGA用于将所述数字信号转换为符合PCIE接口的帧数据；PCIE接口，用于将所述帧数据传输至存储设备进行保存。将数字信号转换为与PCIE接口相匹配的帧数据，方便对信号进行数字化存储，并在需要分析时，可以进行调用。其电路结构简单，实现方式容易。

说明书

技术领域

本发明属于通信技术领域，尤其是涉及一种基于PXIE的中频高速采集装置。

背景技术

当今时代科学技术日新月异，数据采集、数据数据分析应用到的范围也越来越广，从军事到民用领域，从科研到生活，各个领域对数据分析技术都提出了更高的要求，尤其在军用领域比如雷达通信、卫星探测、电子侦察等，掌握数据高速采集技术更显得至关重要。数据采集与回放系统通常可以分为两类：一类能够实时存储记录数据并完成信号处理，一般适用于高速、大容量的信号处理现场，希望通过采集到的信息实时处理结果，从而做出相应措施。

由于信号量较大，并且在后期工作过程中，经常需要对信号进行分析。但信号通常只能实时进行存储处理，无法对信号进行有效采集和存储，进而影响到后期对信号的回放分析。

发明内容

有鉴于此，本发明旨在提出一种基于PXIE的中频高速采集装置，以解决现有技术中存在的无法对信号进行有效采集和回放的技术问题。

为达到上述目的，本发明的技术方案是这样实现的：

一种基于PXIE的中频高速采集装置，包括：

模拟数字转换器，所述模拟数字转换器用于将接收到的模拟信号转换为数字信号；

FPGA，所述FPGA用于将所述数字信号转换为符合PCIE接口的帧数据；

PCIE接口，用于将所述帧数据传输至存储设备进行保存。

进一步的，所述基于PXIE的中频高速采集装置，还包括：

ADC时钟，所述ADC时钟用于向所述FPGA提供时钟信号，所述ADC时钟与所述FPGA电连接。

进一步的，所述FPGA包括：

宽带下变频单元，所述宽带下变频单元用于采样信号针对特定频点搬移到基频；

抽取滤波器，所述抽取滤波器用于降速抽取数字信号；

傅里叶变化单元，所述傅里叶变换单元用于将时域数据变换为频域数据。

进一步的，所述FPGA还包括：

频谱平滑/最大保持单元，所述频谱平滑/最大保持单元用于将所述频域数据进行平滑或者最大保持。

进一步的，所述基于PXIE的中频高速采集装置还包括：

数字模拟转换模块，所述数字模拟转换模块用于将存储的数据转换为模拟信号，实现信号回放。

进一步的，所述FPGA还包括：

时域数据重叠处理单元，所述时域数据重叠处理单元用于对时域数据进行重叠处理。

进一步的，所述FPGA为XC7VX690T芯片。

进一步的，所述模拟数字转换器为AD9208芯片。

更进一步的，所述数字模拟转换模块为AD9739芯片。

相对于现有技术，本发明所述的基于PXIE的中频高速采集装置具有以下优势：本发明所述的基于PXIE的中频高速采集装置，通过设定模拟数字转换器和FPGA，利用FPGA对经模拟信号转换得到的数字信号进行下变频、信号抽取和时域变换等方式，将数字信号转换为与PCIE接口相匹配的帧数据，方便对信号进行数字化存储，并在需要分析时，可以进行调用。其电路结构简单，实现方式容易。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的基于PXIE的中频高速采集装置的结构示意图；

图2为本发明实施例所述的基于PXIE的中频高速采集装置中中频信号采集处理流程示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。

下面将参考附图并结合实施例来详细说明本发明。

图1为本发明实施例所述的基于PXIE的中频高速采集装置的结构示意图，参见图1，所述基于PXIE的中频高速采集装置，包括：模拟数字转换器，所述模拟数字转换器用于将接收到的模拟信号转换为数字信号；FPGA，所述FPGA用于将所述数字信号转换为符合PCIE接口的帧数据；PCIE接口，用于将所述帧数据传输至存储设备进行保存。

在本实施例中，为了保证ADC采样的SNR和SFDR，ADC选用ADI公司的AD9208。AD9208是一款双通道、14位、3GSPS模数转换器(ADC)。该器件具有片内缓冲器和采样保持电路，确保实现较低的功耗、较小的封装尺寸和出色的易用性。该产品经过专门设计，支持那些可对高达5GHz带宽的模拟信号进行直接采样的通信应用场合。ADC输入的-3dB带宽为9GHz。AD9208经过了全面优化，采用小巧紧凑的封装，可以提供宽泛的输入带宽、快速的采样速率、卓越的线性度以及较低的功耗。

双通道ADC内核采用具有集成式输出纠错逻辑的多级差分流水线架构。每个ADC都配备了宽泛的带宽输入，支持各种用户可选的输入范围。集成基准电压源简化了设计考虑事项。模拟输入和时钟信号是差分输入。ADC数据输出通过交叉复用器从内部连接到四个数字下变频器(DDC)。每个DDC包括多达五个级联信号处理级：48位变频器(数控振荡器(NCO))，以及多达四个半带抽取滤波器。NCO允许在通用输入/输出(GPIO)引脚上选择预置频段(最多可以选择三个频段)。通过SPI可编程配置文件，可以在多个DDC模式之间选择AD9208的操作。

除了DDC模块外，AD9208还配备了其他多种功能以简化通信接收器中的自动增益控制(AGC)功能。通过使用ADC的寄存器0x0245中的快速检测控制位，可编程阈值检测器可以监测传入信号的功率。如果输入信号电平超过可编程阈值，快速检测指示器会变高。由于此阈值指示器具有较低的延迟，用户可以迅速调低系统增益，从而避免ADC输入处出现超范围状态。除了快速检测输出功能外，AD9208还具有信号监测能力。信号监测模块提供正由ADC数字化的信号的附加信息。

可以根据DDC配置和接收逻辑器件的可接受线速，在各种单线、双线、四线和八线配置中配置基于子类1JESD204B的高速串行化输出。此外，还通过SYSREF±和SYNCINB±输入引脚支持多器件同步。

AD9208还提供了灵活的功耗减低选项，可以在必要时大幅度降低功耗。所有这些功能均可通过一个3线串口接口(SPI)进行编程。其频谱性能(fIN＝950MHz，-1dBFS)为SNR≥58dBFS，SFDR≥65dBc。

FPGA对ADC采集的数据进行处理，最后通过PCIE总线传输至数据存储模块。FPGA内部的中频信号采集处理流程如图2所示。

所述FPGA包括：宽带下变频单元，所述宽带下变频单元用于采样信号针对特定频点搬移到基频；抽取滤波器，所述抽取滤波器用于降速抽取数字信号；傅里叶变化单元，所述傅里叶变换单元用于将时域数据变换为频域数据。以及频谱平滑/最大保持单元，所述频谱平滑/最大保持单元用于将所述频域数据进行平滑或者最大保持。

其中宽带FFT处理采用FFT IP核实现，FFT阶数设计为2048(可扩展)。占用9个DSPSlices资源和84个18K Block RAMs。在FFT信号处理流程中,DDC模块负责将采样信号针对特定频点搬移到基频。抽取滤波环节负责将信号进行带通滤波和抽取，使信号速率降低，带宽变小，在本发明实施例中采用2倍抽取。FFT将时域数据变换为频域数据，然后经过求取绝对值后进行平滑或者最大保持，在本方案中FFT阶数设计为2048。

对于不同带宽下的链路配置，如下表所示。

变频环节实现时，1路宽带信号将用2组载波信号发生器。其资源消耗情况如下表所示。

当信号带宽为1GHz，FIR进行2倍抽取，采样速率降变为1440MHz，FIR滤波器设计通带截止频率500MHz，阻带截止频率600MHz，通带平坦度0.1dB，阻带衰减90dB，FIR阶数为89。

当信号带宽为500MHz，FIR进行4倍抽取，采样速率降为720MHz，FIR滤波器设计通带截止频率250MHz，阻带截止频率300MHz，通带平坦度0.1dB，阻带衰减90dB，FIR阶数为178。

当信号带宽为250MHz，CIC进行4倍抽取，FIR进行2倍抽取，CIC抽取后的时钟速率为720MHz，FIR滤波后的采样速率降为360MHz，FIR滤波器设计通带截止频率125MHz，阻带截止频率150MHz，通带平坦度0.1dB，阻带衰减90dB，FIR阶数为89。

当信号带宽为72MHz，CIC进行12倍抽取，FIR进行2倍抽取，CIC抽取后的时钟速率为240MHz，FIR滤波后的采样速率降为120MHz，FIR滤波器设计通带截止频率36MHz，阻带截止频率45MHz，通带平坦度0.1dB，阻带衰减90dB，FIR阶数为83。

FFT处理阶数为2048，直接采用FFT IP核实现。FFT数据的求取绝对值采用CordicIP核的Translate功能实现，频谱平均和最大保持采用RAM进行缓存。

可选的，所述FPGA还包括：时域数据重叠处理单元，所述时域数据重叠处理单元用于对时域数据进行重叠处理。在本实施例中，时域数据可采用不重叠或者重叠1/4长度的方式。当采用重叠方式时，通过双口RAM实现数据的重叠。

在本实施例中，需要增加频谱分析功能，实时频谱分析在概率密度统计处理的基础上，加入了数字余辉功能来突出显示特定类型的信号和用户希望观测到的信号。实时频谱仪中概率密度统计后的数值经颜色映射后将命中次数转变为了颜色概率信息，而不同的余辉会表现出不同的效果，从概率密度图可以清晰地反映出来。

考虑到概率密度余辉显示的幅度精度要求和FPGA中的存储器资源，所以本系统中设计的概率密度余辉显示共有1600*200个元素。概率密度统计图纵向刻度中最大可表示255，即最大8bit的数据位宽，所以在进行密度统计前需要对数据作预处理。

处理过程是：FFT IP核运算得到实部(Re)和虚部(Im)数据，接着利用Cordic IP核对Re和Im数据进行了平方和以及开方运算得到了32bit频谱的功率幅度值信息，随后数据再次开方，并截位后得到了14bits的功率幅度值。为了满足概率密度显示纵坐标的幅度精度，以及信号频谱的观测需求，还要完成对数运算(基于查找表实现对数运算)，对数运算结果量化位数为8bit。

对于余辉可以采用如下方式进行处理：

通过关闭余辉，概率密度余辉处理在每次统计完一幅图像后进行清屏，这样在进行下一次密度统计前不会累积之前的数据，以每秒约30次的速度统计出新的图像。

可变余辉：概率密度统计会把上一幅图像的部分统计数值在下一次统计时叠加上去，而不是在每次新统计开始时把之前的数值全部清为零，通过调节叠加的数值比例，可以改变信号事件从显示器上衰退所需的时间长度。比如若一个信号在统计时间段内只出现一次，同时全部2000次频谱变换过程中都存在这个信号，当可变余辉系数设置为数值在每次统计后有25％的衰减后，那么统计图的单元格中的数值先从2000开始显示，在完成一次密度统计之后，数值变成1500，又完成下一个统计后，数值变成1125，然后越来越小，直到无法看见。

无穷余辉：无穷大余辉可以一直累积统计数据，直到发送清除指令才会进行新一轮的操作，在这一设置下，在新的一次统计到来时不会清除或衰减任何上一次统计的数据，而是将数据全部保留到下一次统计中，又由于颜色映射中颜色值有上限，所以在无穷大余辉中会一直保持全部的信号，通过无穷大余辉不会漏掉任何的信号事件。总之，余辉是信号测试更加强大的工具，通过可变和无穷大余辉有助于突出间歇性和短事件。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。