基于FPGA的低延时VDE星载下行数字信号处理系统

摘要

本发明提供了一种基于FPGA的低延时VDE星载下行数字信号处理系统，其特征在于，包括：数据分块与转发模块、分块Turbo编码和加扰处理模块、通用调制发射处理模块；本发明通过基于VDE通信协议机制的低延迟数字信号处理方法与模块设计，大幅降低了VDE调制信号发送延迟，并降低了FPGA资源占用，可应用于VDE星载下行数字信号处理场景。

说明书

技术领域

本发明涉及信号处理技术，具体涉及一种基于FPGA的低延时VDE星载下行数字信号处理系统，适用于不同星载VDE帧格式下行数字信号的低延迟处理场景。

背景技术

随着海事通信技术的发展，为了解决现有船舶AIS通信系统在某些区域时隙冲突严重，通信速率低的瓶颈，国际航标组织(IALA)提出了船舶的VDE通信系统，并在VDE系统中增加了卫星与船舶的通信链路，以满足近海和远海船舶的不同需求，为未来复杂、多功能的海上通信应用打下了基础。

而星载VDE通讯设备受限于设备体积有限、传输距离长的影响，在接收与发送信号时对低延迟有较高需求。星载VDE的下行发射端待发送的数字信号到来时，需添加CRC校验码，进行turbo编码，添加扰码，映射调制后再按照不同帧格式的对应频率发送至后端处理。在这一过程中，由于数据需要进行缓存与转发处理，发送延迟难以避免，为保证星载VDE通讯设备发送信号的有效性与准确性，需要实现低延迟设计。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的低延时VDE星载下行数字信号处理系统。本发明的技术方案如下：

一种基于FPGA的低延时VDE星载下行数字信号处理系统，包括：数据分块与转发模块、分块Turbo编码和加扰处理模块、通用调制发射处理模块；所述系统设置有对应的系统时钟，系统时钟为FPGA芯片外部输入到FPGA芯片的工作时钟，用于FPGA芯片内部数据处理和状态控制；其中：

所述数据分块与转发模块，用于接收VDE星载下行数字信号，并对其进行CRC校验码添加、分块处理后，将其转发至所述分块Turbo编码和加扰处理模块；

所述分块Turbo编码和加扰处理模块，用于对输入的信号进行Turbo编码、打孔与加扰处理并转发到通用调制发射处理模块进行后续处理；

所述通用调制发射处理模块，用于识别输入的VDE星载下行数字信号的帧格式，并根据不同的帧格式要求，以不同的调制方式按照其相应的发送频率进行调制发射处理；所述调制方式包括：BPSK、QPSK、π/4-QPSK、8PSK及16QAM。

可选地，所述数据分块与转发模块根据所述VDE星载下行数字信号的种类判断是否需要进行分块处理，如不需要分块处理，则直接转发到分块Turbo编码和加扰处理模块进行后续处理；如需要分块处理，则进行分块处理并转发到分块Turbo编码和加扰处理模块进行后续处理。

可选地，所述数据分块与转发模块进一步包括：第一控制状态机、16bitsFIFO缓存器、16位转1位串行转换单元、帧头提取与CRC校验码拼接单元；其中：

第一控制状态机，用于对16bitsFIFO缓存器进行读写控制，对16位转1位串行转换单元、帧头提取与CRC校验码拼接单元进行状态控制；所述“状态控制”具体为：

根据数据长度控制所述16位转1位串行转换单元的数据读取状态；

在帧数据开始时完成帧头信息提取并开始CRC校验，数据结束时完成CRC校验产生CRC校验码；

同时，第一控制状态机根据数据帧长度进行分块处理并生成分块标志脉冲，所述分块标志脉冲送入所述分块Turbo编码和加扰处理模块，作为其区分分块信号的开始标志位；

16bitsFIFO缓存器，用于接收以并行16bits的形式进入的VDE星载下行数字信号，并将该输入的16bits并行信号流进行缓存并发送给所述16位转1位串行转换单元；所述16bitsFIFO缓存器设置有数据写入时钟，且系统时钟为所述16bitsFIFO缓存器提供时钟输入；

16位转1位串行转换单元，用于将缓存的16bits并行信号转换为1bit串行数据，并将其发送给所述帧头提取与CRC校验码拼接单元；

帧头提取与CRC校验码拼接单元，用于接收上述16位转1位串行转换单元发送的1bit串行数据，并进行如下处理：在帧数据开始时判断帧头信息，包括帧起始同步位、帧格式编码LinkID，便于后续模块处理时根据LinkID生成所需参数，同时产生数据流的CRC校验码，便于信号接收时校验数据完整性；

所述帧头提取与CRC校验码拼接单元将上述处理后的信号流发送给所述分块Turbo编码和加扰处理模块。

可选地，所述分块Turbo编码和加扰处理模块进一步包括：分块判断与参数选择单元、turbo编码单元、第二控制状态机、添加扰码单元、编码打孔单元；其中：

分块判断与参数选择单元，用于根据所述第一控制状态机提供的分块标志脉冲判断所述数据分块与转发模块输入的信号流是否进行了分块处理，并根据帧格式编码LinkID产生turbo编码需要的参数信息，包括帧长度、分块长度及编码码率；

所述分块判断与参数选择单元将上述处理后的信号流以及所述分块判断与参数选择单元产生的参数信息输入所述turbo编码单元，并为所述编码打孔单元提供编码码率供其选择；

turbo编码单元，用于根据所述参数信息对不同信号流进行turbo编码；系统时钟为所述turbo编码单元提供时钟输入；所述turbo编码单元将上述处理后的信号流输入所述编码打孔单元；

第二控制状态机，根据turbo编码后信号流的数据有效的标志信号的逻辑状态，完成信号加扰；

添加扰码单元，用于在第二控制状态机的控制下对输入所述编码打孔单元的信号流进行信号加扰处理；

编码打孔单元，根据所述参数信息中的帧长度、分块长度及编码码率，对turbo编码后的数据进行打孔处理，随后输出相应编码信息到下一级通用调制发射处理模块。

可选地，所述通用调制发射处理模块进一步包括：第三控制状态机、参数生成单元、采样脉冲生成单元、FIFO缓存单元、通用调制器；其中：

FIFO缓存单元，用于缓存所述分块Turbo编码和加扰处理模块发送的信号流；系统时钟为所述FIFO缓存单元提供时钟输入；

参数生成单元，用于根据所述分块Turbo编码和加扰处理模块发送的帧格式编码LinkID生成所需参数，并将所述参数发送给采样脉冲生成单元和第三控制状态机；所述参数至少包括信号接收所需的LinkID同步头、调制方式、采样脉冲频率控制字、辅助计数器参数；

采样脉冲生成单元，根据所述参数生成单元提供的采样脉冲频率控制字，在系统时钟驱动下，产生调制信号输出所需的采样脉冲，并将其分别发送给第三控制状态机和通用调制器；

第三控制状态机，用于控制FIFO缓存单元读取，并在所述采样脉冲生成单元提供的采样脉冲使能下，根据参数生成单元生成的参数发送信号流输入到对应的通用调制器中进行调制输出；

通用调制器，用于根据调制方式参数选择不同的内部调制器，并在所述采样脉冲生成单元提供的采样脉冲使能下，最终输出调制信号，所述调制方式至少包括BPSK、QPSK、π/4-QPSK、8PSK及16QAM。

与现有技术相比，本发明具有如下的有益效果：

本发明提供了一种基于FPGA的低延时VDE星载下行数字信号处理方法，针对星载VDE通讯设备下行数据处理延迟问题，结合VDE通讯协议，采用串并变换、分块处理和存储、系统时钟转发、流水线式的快速turbo编码、打孔和加扰、多带宽通用调制发射处理的设计方法，尽可能降低星载VDE下行数字信号发送延迟，并降低了资源占用，提高了星载VDE通讯设备的数字信号处理能力。

所述数据分块与转发模块对VDE星载下行数字信号进行串并变换、根据帧格式信号长度选择是否进行分块处理，随后存储，并以块为单位以系统时钟高速转发，以大幅降低编码调制的延时。

所述分块Turbo编码和加扰处理模块利用系统时钟通过对分块数据的紧密控制对下行数字信号的分块并行数据进行流水线式的快速turbo编码、打孔和加扰处理。

通用调制发射处理模块能够根据不同帧格式产生的使能脉冲、实现尽可能共用的混频、滤波和插值设计，对不同信号带宽的信号进行调制，以实现低资源占用和低延迟处理。

所述分块Turbo编码和加扰处理模块通过第二状态机控制可在FPGA内实现VDE标准规定的全部1/2、3/4、1/4、2/3、5/6码率打孔的通用性设计，并把打孔和加扰融合在一起，减少了常规设计所需的打孔后存储的存储器消耗。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是本发明具体实施例中基于FPGA的低延时VDE星载下行数字信号处理系统的框架示意图；

图2是本发明具体实施例中数据分块与转发模块的内部结构示意图；

图3是本发明具体实施例中分块Turbo编码和加扰处理模块的内部结构示意图；

图4是本发明具体实施例中通用调制发射处理模块的内部结构示意图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

参见图1，一种基于FPGA的低延时VDE星载下行数字信号处理系统，包括：数据分块与转发模块、分块Turbo编码和加扰处理模块、通用调制发射处理模块；

所述系统设置有对应的系统时钟，系统时钟为FPGA芯片外部输入到FPGA芯片的工作时钟(如通过晶振或信号源输入到FPGA芯片)，用于FPGA芯片内部数据处理和状态控制；本实施例中，系统时钟的频率为200MHz。

FPGA的全称是Field-Programmable GateArray，即现场可编程门阵列。VDE的全称是Very high frequency Data Exchange，即甚高频数据交换。

其中，VDE星载下行数字信号为调制方式为8PSK的下行帧格式信号。星载VDE下行数字信号发送前预处理为线性处理流程，待发送的星载VDE下行数字信号以并行16bits的形式进入数据分块与转发模块。

所述数据分块与转发模块，用于接收VDE星载下行数字信号，并对其进行CRC校验码添加、分块处理后，将其转发至所述分块Turbo编码和加扰处理模块；

CRC(Cyclic Redundancy Check)校验码即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。

所述数据分块与转发模块根据所述VDE星载下行数字信号的种类判断是否需要进行分块处理，如不需要分块处理，则直接转发到分块Turbo编码和加扰处理模块进行后续处理；如需要分块处理，则进行分块处理并转发到分块Turbo编码和加扰处理模块进行后续处理；在本实施例中，具体为：

如所述VDE星载下行数字信号为比特数小于10000的传输数据，则不需要分块处理，直接转发到分块Turbo编码和加扰处理模块进行后续处理；

如所述VDE星载下行数字信号为比特数大于10000的传输数据，则进行分块处理并转发到分块Turbo编码和加扰处理模块进行后续处理。

所述分块Turbo编码和加扰处理模块，用于对输入的信号进行Turbo编码、打孔与加扰处理并转发到通用调制发射处理模块进行后续处理；

所述通用调制发射处理模块，用于识别输入的VDE星载下行数字信号的帧格式，并根据不同的帧格式要求，以不同的调制方式按照其相应的发送频率进行调制发射处理；所述调制方式包括：BPSK、QPSK、π/4-QPSK、8PSK及16QAM。

如帧格式20，则调制方式采用BPSK；帧格式为21，22，则调试方式采用π/4-QPSK；帧格式为23，调制方式采用8PSK；帧格式为24，调制方式采用16QAM。这些具体对应关系在VDE通信协议中都有规定。这里不再赘述。

BPSK(Binary Phase Shift Keying)是把模拟信号转换成数据值的转换方式之一，利用偏离相位的复数波浪组合来表现信息键控移相方式.

“QPSK”是四相相移键控信号(Quadrature Phase Shift Keying)的简称，意为正交相移键控，是一种数字调制方式.π/4-QPSK是指为改善QPSK出现的“相位模糊”现象，在QPSK基础上发展出的相位跳变值为nπ/4(n＝±1或±3)的一种调制方式。

8PSK(8 Phase Shift Keying 8移相键控)是一种相位调制算法。相位调制(调相)是频率调制(调频)的一种演变，载波的相位被调整用于把数字信息的比特编码到每一词相位改变(相移)。

QAM是英文Quadrature Amplitude Modulation的缩略语简称，意为正交幅度调制，是一种数字调制方式。16QAM是指包含16种符号的QAM调制方式。

如图2，所述数据分块与转发模块进一步包括：第一控制状态机、16bitsFIFO缓存器、16位转1位串行转换单元、帧头提取与CRC校验码拼接单元；其中：

第一控制状态机，用于对16bitsFIFO缓存器进行读写控制，对16位转1位串行转换单元、帧头提取与CRC校验码拼接单元进行状态控制；所述“状态控制”具体为：

根据数据长度控制所述16位转1位串行转换单元的数据读取状态；

在帧数据开始时完成帧头信息提取并开始CRC校验，数据结束时完成CRC校验产生CRC校验码；

同时，第一控制状态机根据数据帧长度进行分块处理并生成分块标志脉冲，所述分块标志脉冲送入所述分块Turbo编码和加扰处理模块，作为其区分分块信号的开始标志位；

16bitsFIFO缓存器，用于接收以并行16bits的形式进入的VDE星载下行数字信号，并将该输入的16bits并行信号流进行缓存并发送给所述16位转1位串行转换单元；所述16bitsFIFO缓存器设置有数据写入时钟，且系统时钟为所述16bitsFIFO缓存器提供时钟输入；

16位转1位串行转换单元，用于将缓存的16bits并行信号转换为1bit串行数据，并将其发送给所述帧头提取与CRC校验码拼接单元；

帧头提取与CRC校验码拼接单元，用于接收上述16位转1位串行转换单元发送的1bit串行数据，并进行如下处理：在帧数据开始时判断帧头信息，包括帧起始同步位、帧格式编码LinkID，便于后续模块处理时根据LinkID生成所需参数，同时产生数据流的CRC校验码，便于信号接收时校验数据完整性；

所述帧头提取与CRC校验码拼接单元将上述处理后的信号流发送给所述分块Turbo编码和加扰处理模块。

需要说明的是：信号流进入所述数据分块与转发模块后，通过16bitsFIFO缓存器对信号首先进行缓存处理，以便进行VDE协议中UTC时间同步控制。通过系统时钟读取并行16位数据进行处理，能够大幅提高数据处理效率，降低数据下行延时。为进一步降低数据延时，CRC校验码添加，进行turbo编码，加扰等，都以16位并行处理。并由第一控制状态机进行控制，分为初始状态，读取FIFO缓存状态，提取数据帧头状态，数据输出与CRC校验状态，CRC校验码添加与输出状态，同时对根据数据帧长度进行分块处理并生成分块标志脉冲，作为turbo编码的分段复位信号，与数字信号一同进入下一级高效分块Turbo编码和加扰处理模块。

如图3，所述分块Turbo编码和加扰处理模块进一步包括：分块判断与参数选择单元、turbo编码单元、第二控制状态机、添加扰码单元、编码打孔单元；其中：

分块判断与参数选择单元，用于根据所述第一控制状态机提供的分块标志脉冲判断所述数据分块与转发模块输入的信号流是否进行了分块处理，并根据帧格式编码LinkID产生turbo编码需要的参数信息，包括帧长度、分块长度及编码码率；所述分块判断与参数选择单元将上述处理后的信号流以及所述分块判断与参数选择单元产生的参数信息输入所述turbo编码单元，并为所述编码打孔单元提供编码码率供其选择；

turbo编码单元，用于根据所述参数信息对不同信号流进行turbo编码；系统时钟为所述turbo编码单元提供时钟输入；所述turbo编码单元将上述处理后的信号流输入所述编码打孔单元；

第二控制状态机，根据turbo编码后信号流的数据有效的标志信号的逻辑状态，在数据有效时进行信号加扰；

这里的“有效的标志信号”是指示数据是否有效的标志信号，本施例中，其为由turbo编码单元产生一个逻辑信号。

这里的“逻辑状态”是指0或1，分别用来表示数据有效或无效。

添加扰码单元，用于在第二控制状态机的控制下对输入所述编码打孔单元的信号流进行信号加扰处理；

编码打孔单元，根据所述参数信息中的的帧长度、分块长度及编码码率，对turbo编码后的数据进行打孔处理，随后输出相应编码信息到下一级通用调制发射处理模块。

需要说明的是：信号流进入所述分块Turbo编码和加扰处理模块后，首先根据信号帧格式不同选择对应参数，如编码码率，分块长度等，然后进行流水线式的分块turbo编码，分块编码的信号输出延迟为一个分块信号长度输出所需时间，远小于整块编码延迟。通过状态机控制可在FPGA内实现VDE标准规定的全部1/2、3/4、1/4、2/3、5/6码率打孔的通用性设计，随后在第二控制状态机控制下进行打孔与加扰处理。第二控制状态机分为初始状态，打孔码率判断跳转状态(跳转到对应码率的下一级状态)，打孔信号输出状态。打孔时将产生数据信号使能为低电平的打孔间隙，由于编码打孔产生的间隙远大于加扰所需时间，因此可以利用打孔间隙实现加扰处理，大幅减少常规设计采用缓存加扰所产生的信号延时，同时减少了资源占用。根据VDE标准协议，加扰处理时，对于某些帧格式信号需要在数字信号每间隔一定数据长度时添加一个符号位0，如对于调制方式为8PSK的下行帧格式信号，需要每间隔32个符号位即96个比特位添加4个比特0，处理完成的信号输出到下一级通用调制发射处理模块。

如图4，所述通用调制发射处理模块进一步包括：第三控制状态机、参数生成单元、采样脉冲生成单元、FIFO缓存单元、通用调制器；其中：

FIFO缓存单元，用于缓存所述分块Turbo编码和加扰处理模块发送的信号流；系统时钟为所述FIFO缓存单元提供时钟输入；

参数生成单元，用于根据所述分块Turbo编码和加扰处理模块发送的帧格式编码LinkID生成所需参数，并将所述参数发送给采样脉冲生成单元和第三控制状态机；所述参数至少包括信号接收所需的LinkID同步头、调制方式、采样脉冲频率控制字、辅助计数器参数；同步头为VDE协议中，加载传输数据前的一段特征数据，用作接收同步。

采样脉冲生成单元，根据所述参数生成单元提供的采样脉冲频率控制字，在系统时钟驱动下，产生调制信号输出所需的采样脉冲，并将其分别发送给第三控制状态机和通用调制器；

第三控制状态机，用于控制FIFO缓存单元读取，并在所述采样脉冲生成单元提供的采样脉冲使能下，根据参数生成单元生成的参数发送信号流输入到对应的通用调制器中进行调制输出；

通用调制器，用于根据调制方式参数选择不同的内部调制器，并在所述采样脉冲生成单元提供的采样脉冲使能下，最终输出调制信号，所述内部调制器至少包括BPSK、QPSK、π/4-QPSK、8PSK及16QAM。

需要说明的是：调制信号输出频率远低于数据时钟频率和系统时钟频率，为实现VDE协议规定的调制信号频率输出，通过系统时钟对数据信号进行缓存处理。本模块能够根据信号帧格式不同，生成所需参数，如采样脉冲频率，调制方式，符号长度，前导编码等，状态机分为初始等待状态，前导编码发送状态，数据读取发送状态，数据发送结束等待状态，数据发送结束状态。在采用脉冲信号使能下，第三控制状态机读取FIFO中缓存的数字信号，并将其发送到通用调制器。通用调制器采用根据不同帧格式的单倍速率星座图映射，再进行16倍FIR滤波器基带信号的内插，其中不同的带宽对应不同的滤波器内插倍数，滤波器输出再进行CIC内插，然后送给通用上变频器进行上变频处理。实现了VDE协议中所需的不同带宽的QPSK、π/4-QPSK、8PSK、16QAM调制方式。

上述基于FPGA的低延时VDE星载下行数字信号处理系统的整体信号处理流程方案满足VDE标准协议要求所需的延时要求和星上最小资源占用的硬件要求。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。