使用深宽比相依蚀刻效应形成装置的方法与相关装置、存储器装置及电子系统

摘要

本发明揭示一种形成装置的方法，其包括形成包括按相对于侧向方向从约30°到约75°的第一角度延伸的平行结构及平行沟槽的图案化遮蔽材料。在所述图案化遮蔽材料上方提供掩模且所述掩模包括按相对于所述侧向方向从约0°到约90°的第二不同角度延伸的额外平行结构及平行孔隙。进一步使用所述掩模图案化所述图案化遮蔽材料以形成包括由所述平行沟槽及所述额外平行沟槽分离的长形结构的图案化遮蔽结构。下伏于所述图案化遮蔽结构的硬掩模材料的曝露部分经受ARDE以形成图案化硬掩模材料。移除下伏于所述图案化硬掩模材料的半导体材料的曝露部分以形成半导体柱结构。本发明还描述装置及电子系统。

说明书

本申请案主张2018年8月24日申请的“使用深宽比相依蚀刻效应形成半导体装置的方法与相关半导体装置、存储器装置及电子系统(Methods of Forming SemiconductorDevices Using Aspect Ratio Dependent Etching Effects,and RelatedSemiconductor Devices,Memory Devices,and Electronic Systems)”的序号为16/111,499的美国专利申请案的申请日权益。

技术领域

本发明的实施例涉及半导体装置设计及制造领域。更明确来说，本发明的实施例涉及使用深宽比相依蚀刻效应形成半导体装置的方法与相关半导体装置、存储器装置及电子系统。

背景技术

半导体装置设计者通常期望通过减小个别特征的尺寸且通过减小邻近特征之间的分开距离而增大半导体装置内的特征的集成度或密度。另外，半导体装置设计者通常期望设计不仅紧凑，而且提供性能优势、以及简化设计的架构。

相对常见半导体装置是存储器装置。存储器装置可包含具有布置成网格图案的若干存储器胞元的存储器阵列。一种类型的存储器胞元是动态随机存取存储器(DRAM)。在最简单设计配置中，DRAM胞元包含一个存取装置(例如晶体管)及一个存储装置(例如电容器)。存储器装置的现代应用可利用布置成行及列的阵列的大量DRAM单元胞元。DRAM胞元可通过沿阵列的行及列布置的数字线及字线电存取。

减小存储器装置特征的尺寸及间隔对用于形成存储器装置特征的方法提出越来越高的要求。举例来说，存储器装置的持续缩小的限制因素中的一者是与其相关联的接点的电阻。如本文中使用，“接点”是指促成至少两个结构之间的导电路径的连接。举例来说，在展现双位存储器胞元结构的DRAM装置中，在数字线与衬底中或上方形成的存取装置(例如，晶体管)之间提供数字线接点，且在存取装置与电荷可存储于其中的存储节点(例如，电容器)之间形成存储节点接点。当存储器装置(例如，DRAM装置)特征的尺寸减小时，与其相关联的接点的尺寸也减小，从而导致增大的接触电阻。增大的接触电阻减小存储器装置的驱动电流，此可能不利地影响存储器装置性能。

用于减小存储器装置内的接触电阻的一个方法是增大其接点的表面积。举例来说，可从存储器装置特征的多个表面移除材料以形成三维(3D)接点，从而展现比存储器装置特征将以其它方式展现更大的接触表面积。然而，形成展现较低临界尺寸(例如小于约20纳米(nm)的临界尺寸)的DRAM装置结构的3D接点的常规方法可能需要复杂且昂贵的过程以相对于数字线(例如，位线)接点充分形成并对准3D存储节点接点以确保DRAM装置的适当性能。

举例来说，形成展现较低临界尺寸的3D接点的一个常规方法包含将掩模结构中的开口及特征的图案转印到上覆于半导体材料的硬掩模材料中，及接着使用图案化硬掩模材料来选择性地蚀刻(例如，选择性地干式蚀刻)下伏半导体材料且形成各自包含两个存储节点(例如，存储器元件)接触区及侧向介于所述两个存储节点接触区之间的数字线接触区的半导体柱。然而，将掩模结构的图案转印到硬掩模材料中通常需要硬掩模材料的深宽比相依蚀刻(ARDE)，此可在随后形成的半导体柱中实现非所要结构特性。在ARDE期间，材料(例如，硬掩模材料)移除的速率取决于形成的开口(例如，沟槽)的深宽比，其被定义为开口的深度与宽度(例如，直径)的比率。相较于具有相对较小深宽比的开口，更缓慢地蚀刻具有相对较高深宽比的开口。换句话来说，就每单位时间蚀刻的线性深度来说，相较于对于低深宽比开口，蚀刻速率对于高深宽比开口来说较小。因此，图案化硬掩模材料的一些特征(例如，柱结构)可展现跨其高度的可变侧向尺寸，此取决于掩模结构中的开口的宽度的变化。此类可变侧向尺寸又可在使用图案化硬掩模材料形成的半导体柱中实现非所要侧向尺寸及形状，此可留下极小工艺裕度以规避包含半导体柱的DRAM装置中的数字线到存储元件(例如，存储器元件)短路。

因此，需要形成用于半导体装置(例如，DRAM装置)的半导体装置结构(例如(举例来说)具有小于约20nm的临界尺寸的DRAM装置结构)的新的、简单且具成本效益方法。

发明内容

本文中描述使用ARDE效应形成装置的方法，以及相关装置、存储器装置及电子系统。举例来说，在一些实施例中，形成装置的方法包括在上覆于半导体材料的硬掩模材料上方形成图案化遮蔽材料。图案化遮蔽材料包括各自按相对于第一侧向方向从约30度到约75度的范围内的第一角度侧向延伸的平行线结构及平行线性沟槽。在图案化遮蔽材料上方提供掩模。掩模包括各自按不同于第一角度且在相对于第一侧向方向从约0度到约90度的范围内的第二角度侧向延伸的额外平行线结构及平行线性孔隙。图案化遮蔽材料进一步使用掩模图案化以形成包括由按第一角度侧向延伸的平行线性沟槽及按第二角度侧向延伸的额外平行线性沟槽彼此分离的长形柱结构的图案化遮蔽结构。平行线性沟槽及额外平行线性沟槽的重叠区定位成侧向邻近长形柱结构的边角。未被长形柱结构覆盖的硬掩模材料的部分经受深宽比相依蚀刻以形成包括展现垂直地下伏于图案化遮蔽结构的平行线性沟槽及额外平行线性沟槽的重叠区的侧向边界且在其内的部分的长形硬掩模结构的图案化硬掩模材料。移除未被长形硬掩模结构覆盖的半导体材料的部分以形成包括长形半导体柱结构的图案化半导体材料。

在额外实施例中，装置包括长形半导体柱，其各自个别地包括侧向安置在两个存储节点接触区之间的数字线接触区。两个存储节点接触区中的每一者具有比数字线接触区更大的宽度。

在另外实施例中，存储器装置包括存储器控制器、行解码器、列解码器、字线、数字线、存储器胞元、及长形半导体柱。行解码器可操作地耦合到存储器控制器。列解码器可操作地耦合到存储器控制器。字线可操作地耦合到行解码器。数字线可操作地耦合到列解码器。存储器胞元经定位成紧邻字线及数字线的交点，且包括存储节点结构及电连接到所述存储节点结构的存取装置。长形半导体柱可操作地耦合到存储节点结构存储器胞元及数字线。长形半导体柱各自包括存储节点接触区、及侧向介于存储器胞元接触区之间且展现比所述存储器胞元接触区更窄的宽度的数字线接触区。

在又另外实施例中，电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置及所述输出装置的处理器装置、及可操作地耦合到所述处理器装置的存储器装置。存储器装置包括至少一个长形半导体柱，所述至少一个长形半导体柱包括数字线接触区、及侧向位于所述数字线接触区侧翼的存储节点接触区。存储节点接触区中的每一者个别地展现比数字线接触区更大的侧向横截面面积。

附图说明

图1A到7B是说明根据本发明的实施例的形成半导体装置结构的方法的简化局部俯视图(图1A、2A、3A、4A、5A、6A及7A)及简化局部横截面图(图1B、2B、3B、4B、5B、6B及7B)。

图8A到8E是说明根据本发明的额外实施例的形成另一半导体装置结构的方法的简化局部俯视图。

图9A到9E是说明根据本发明的额外实施例的形成另一半导体装置结构的方法的简化局部俯视图。

图10是根据本发明的实施例的存储器装置的功能框图。

图11是根据本发明的实施例的电子系统的示意性框图。

具体实施方式

本文中描述使用ARDE效应形成半导体装置的方法，以及相关半导体装置、存储器装置及电子系统。在一些实施例中，形成半导体装置的方法包括在上覆于半导体材料的硬掩模材料上方形成图案化遮蔽材料。图案化遮蔽材料可包括各自按相对于第一侧向方向(例如，X方向)的从约30度到约75度的范围内的第一角度侧向延伸的平行线结构及平行线性沟槽。可在图案化遮蔽材料上方提供掩模(例如，蚀刻掩模、减成移除掩模、削减掩模(chop mask))。掩模可包括各自按不同于第一角度且在相对于第一侧向方向从约0度到约90度的范围内的第二角度侧向延伸的额外平行线结构及平行线性孔隙。可选择性地移除未被掩模的额外平行线结构覆盖的图案化遮蔽材料的部分以形成包括由按第一角度侧向延伸的平行线性沟槽及按第二角度侧向延伸的额外平行线性沟槽彼此分离的长形柱结构的图案化遮蔽结构。图案化遮蔽结构的平行线性沟槽及额外平行线性沟槽的重叠区定位成侧向邻近长形柱结构的尖端(例如，边角)。未被长形柱结构覆盖的硬掩模材料的部分经受ARDE以形成包括展现垂直地下伏于图案化遮蔽结构的平行线性沟槽及额外平行线性沟槽的重叠区的侧向边界且在其内的部分的长形硬掩模结构的图案化硬掩模材料。选择性地移除未被长形硬掩模结构覆盖的半导体材料的部分以形成包括长形半导体柱结构的图案化半导体材料。本发明的方法可促成半导体装置结构(例如，DRAM装置结构，例如DRAM胞元)、半导体装置(例如，DRAM装置)、及依靠高特征密度的电子系统中的提高的可靠性及性能。

以下描述提供例如材料类型、材料厚度、及处理条件的特定细节以便提供本发明的实施例的详尽描述。然而，所属领域的技术人员将了解，可在未采用这些特定细节的情况下实践本发明的实施例。实际上，可结合产业中采用的常规制造技术来实践本发明的实施例。另外，下文提供的描述未形成用于制造半导体装置的完整过程流程。下文描述的半导体装置结构未形成完整半导体装置。下文仅详细描述理解本发明的实施例所必需的所述过程行为及结构。由半导体装置结构形成完整半导体装置的额外行为可通过常规制造技术执行。还注意，本申请案附带的任何图式仅出于说明性目的，且因此未按比例绘制。此外，图之间共同的元件可保留相同元件符号。

如本文中使用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的以预定方式促成所述结构及所述设备中的一或多者的操作的大小、形状、材料组合物、材料分布、定向、及布置。

如本文中使用，单数形式“一”、“一个”及“所述”希望同样包含复数形式，除非上下文另外明确指示。

如本文中使用，“及/或”包含相关联列出项中的一或多者的任何及全部组合。

如本文中使用，术语“纵向”、“垂直”、“侧向”及“水平”是指其中或其上形成一或多个结构及/或特征的衬底(例如，基底材料、基底结构、基底构造等)的主平面且不一定由地球的重力场界定。“侧向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于衬底的主平面的方向。由与衬底的其它表面相比具有相对较大面积的衬底的表面界定衬底的主平面。

如本文中使用，为便于描述，例如“在…下面”、“在…下方”、“下”、“底部”、“在…上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似者的空间相对术语可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，除图中描绘的定向以外，空间相对术语还希望涵盖材料的不同定向。举例来说，如果图中的材料倒转，那么被描述为“在”其它元件或特征“下方”或“下面”或“下”或“底部上”的元件将接着定向成“在”其它元件或特征“上方”或“顶上”。因此，术语“在…下方”可涵盖上方及下方的定向，此取决于使用术语的上下文，其对于所属领域的技术人员来说将是显而易见的。材料可以其它方式经定向(例如，旋转90度、倒转、翻转等)且本文中使用的空间相对描述符相应地解释。

如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含在一定程度上所属领域的技术人员将了解，给定参数、性质或条件依一定程度的变化被满足，例如在可接受容限内。通过实例，取决于基本上被满足的特定参数、性质或条件，参数、性质或条件可能至少满足90.0％、至少满足95.0％、至少满足99.0％、至少满足99.9％、或甚至满足100.0％。

如本文中使用，关于特定参数的数值的“约”或“近似”包含数值及所属领域的技术人员将了解在特定参数的可接受容限内的数值的一定程度的变化。举例来说，关于数值的“约”或“近似”可包含从数值的90.0％到110.0％的范围内，例如从数值的95.0％到105.0％的范围内、从数值的97.5％到102.5％的范围内、从数值的99.0％到101.0％的范围内、从数值的99.5％到100.5％的范围内、或从数值的99.9％到100.1％的范围内的额外数值。

图1A到7B是说明形成用于半导体装置(例如，存储器装置，例如DRAM装置)的半导体装置结构(例如，存储器装置结构，例如DRAM装置结构)的方法的实施例的简化局部俯视图(图1A、2A、3A、4A、5A、6A及7A)及简化局部横截面图(图1B、2B、3B、4B、5B、6B及7B)。运用下文提供的描述，所属领域的技术人员将容易明白，本文中描述的方法可用于各种装置中。换句话来说，每当期望形成半导体装置时可使用本发明的方法。

共同参考图1A及1B，半导体装置结构100可包含半导体材料102(图1B)、半导体材料102上或上方的硬掩模材料104、及硬掩模材料104上或上方的图案化遮蔽材料106。半导体材料102可(举例来说)包括硅材料、硅锗材料、锗材料、砷化镓材料、氮化镓材料、及磷化铟材料中的一或多者。在一些实施例中，半导体材料102包括至少一个硅材料。如本文中使用，术语“硅材料”意味着且包含材料，所述材料包含元素硅或硅的化合物。半导体材料102可(举例来说)包括单晶硅及多晶硅中的一或多者。

硬掩模材料104可包括适合用作蚀刻掩模以在图案化硬掩模材料104之后图案化半导体材料102(图1B)的部分的至少一个材料，如下文进一步详细描述。通过非限制实例，硬掩模材料104可由非晶碳、硅、氧化硅、氮化硅、碳氧化硅、氧化铝、及氮氧化硅中的至少一者形成且包含其中的至少一者。在一些实施例中，硬掩模材料104包括至少一个氧化物电介质材料(例如，二氧化硅及氧化铝中的一或多者)。硬掩模材料104可为同质的(例如，可包括单个材料)，或可为异质的(例如，可包括包含至少两个不同材料的堆叠)。

半导体材料102及硬掩模材料104可各自个别地使用包含(但不限于)物理气相沉积(“PVD”)、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、原位生长、旋涂涂覆、及毯覆涂覆中的一或多者的常规工艺来形成。CVD包含(但不限于)等离子体增强CVD(“PECVD”)及低压CVD(“LPCVD”)。PVD包含(但不限于)溅镀、蒸镀、及离子化PVD。此类工艺在所属领域中已知且因此在本文中未详细描述。

图案化遮蔽材料106可包含通过平行线性沟槽110彼此分离的平行线结构108。如本文中使用，术语“平行”意味着基本上平行。平行线结构108中的每一者可(举例来说)由具有相对于硬掩模材料104的蚀刻选择性的材料形成且包含所述材料。可通过一或多个材料移除过程相对于硬掩模材料104选择性地移除平行线结构108的至少一些部分，及/或可通过一或多个其它材料移除过程相对于平行线结构108选择性地移除硬掩模材料104的至少一些部分。在一些实施例中，平行线结构108包括氮化物电介质材料(例如，氮化硅)。在额外实施例中，平行线结构108包括光致抗蚀剂材料。

图案化遮蔽材料106的平行线结构108中的每一者可至少具有基本上相同宽度(例如，较小侧向尺寸)，且可通过基本上相同距离(对应于平行线性沟槽110中的每一者的宽度)规则地间隔。相应地，邻近平行线结构108的中心线之间的间距在整个图案化遮蔽材料106中可为基本上均匀的。可选择图案化遮蔽材料106的平行线结构108(及因此平行线性沟槽110)的尺寸及间距以在考虑ARDE效应时为随后由硬掩模材料104形成的特征提供所要侧向尺寸及侧向间距，如下文进一步详细描述。在一些实施例中，平行线结构108中的每一者的宽度小于或等于约20nm，且侧向邻近平行线结构108之间的距离大于或等于平行线结构108的宽度。

如图1A中展示，可按偏离其中一或多个随后形成的结构(例如，存取线，例如字线)可侧向延伸的第一侧向方向(例如，X方向)的第一角度θ形成图案化遮蔽材料106的平行线结构108中的每一者。平行线结构108(及因此平行线性沟槽110)的第一角度θ相对于第一侧向方向可(举例来说)大于零(0)度且小于或等于约九十(90)度，例如在从约十(20)度到约八十(80)度、从约三十(30)度到约七十五(75)度、或从约四十(40)度到约七十(70)度的范围内。可至少部分基于半导体装置结构100的所要架构，且基于待使用图案化遮蔽材料106的部分由硬掩模材料104形成的特征的所要尺寸来选择平行线结构108的第一角度θ，如下文进一步详细描述。平行线结构108及平行线性沟槽110的第一角度θ部分影响通过ARDE由硬掩模材料104形成的特征的尺寸及形状，所述尺寸及形状又影响由半导体材料102形成的特征的尺寸及形状。在一些实施例中，平行线结构108的第一角度θ是约六十九(69)度。在图1A中，线A-A在X方向上延伸，且对应于图1B中描绘的半导体装置结构100的横截面。

可使用本文中未详细描述的常规过程(例如，常规沉积过程，例如原位生长、旋涂涂覆、毯覆涂覆、CVD、ALD、及PVD中的一或多者；常规图案化及材料移除过程，例如常规光刻曝光过程、常规显影过程、常规蚀刻过程)及常规处理设备来形成图案化遮蔽材料106。

接着，参考图2A，可在图案化遮蔽材料106上或上方提供掩模112(例如，蚀刻掩模、削减掩模)。掩模112可由适合用作屏障以选择性地移除图案化遮蔽材料106的额外平行线结构114的部分的至少一个材料形成且包含所述至少一个材料，如下文进一步详细描述。掩模112的材料组合物可至少部分取决于图案化遮蔽材料106的额外平行线结构114的材料组合物，且取决于待与掩模112一起采用的材料移除过程的特性(例如，蚀刻剂)。通过非限制实例，掩模112可由非晶碳、硅、氧化硅、氮化硅、碳氧化硅、氧化铝、及氮氧化硅中的至少一者形成且包含其中的至少一者。掩模112可为同质的(例如，可包括单个材料层)，或可为异质的(例如，可包括展现至少两个不同材料层的堆叠)。图2B是处于图2A中描绘的处理阶段的围绕线A-A(图2A)的半导体装置结构100的简化局部横截面图。

掩模112展现待转印到图案化遮蔽材料106的额外平行线结构114中的所要图案。举例来说，如图2A中展示，掩模112可包含通过平行线性孔隙116(例如，平行线性开口、平行线性沟槽)彼此分离的额外平行线结构114。掩模112的额外平行线结构114中的每一者可具有基本上相同宽度(例如，较小侧向尺寸)，且可通过基本上相同距离(对应于平行线性孔隙116的每一者的宽度)规则地间隔。相应地，侧向邻近额外平行线结构114的中心线之间的间距在整个掩模112中可为基本上均匀的。可选择图案化遮蔽材料106的额外平行线结构114(及因此平行线性孔隙116)的尺寸及间距以为由额外平行线结构114形成的特征提供所要侧向尺寸、侧向形状、及侧向间距，所述侧向尺寸、侧向形状、及侧向间距又可经选择以在考虑ARDE效应时为由硬掩模材料104及半导体材料102形成的特征提供所要侧向尺寸及侧向形状，如下文进一步详细描述。在一些实施例中，掩模112的额外平行线结构114中的每一者的宽度大于图案化遮蔽材料106的平行线结构108中的每一者的宽度，且掩模112的侧向邻近额外平行线结构114之间的距离(例如，对应于平行线性孔隙116中的每一者的宽度)基本上与图案化遮蔽材料106的侧向邻近平行线结构108之间的距离相同。

如图2A中展示，可分别按不同于(例如，小于、大于)图案化遮蔽材料106的平行线结构108及平行线性沟槽110的第一角度θ的相对于第一侧向方向(例如，X方向)的第二角度α形成掩模112的额外平行线结构114及平行线性孔隙116。可基于半导体装置结构100的所要架构，且基于待由额外平行线结构114形成的特征的所要侧向尺寸及侧向形状鉴于第一角度θ来选择第二角度α，所述侧向尺寸及侧向形状又可经选择以在考虑ARDE效应时为由硬掩模材料104及半导体材料102(图2B)形成的特征提供所要侧向尺寸及所要侧向形状。举例来说，可相对于第一角度θ选择第二角度α以控制图案化遮蔽材料106的平行线性沟槽110与使用掩模112在图案化遮蔽材料106中形成的额外平行线性沟槽之间的交点的侧向尺寸及侧向位置。此类交点的侧向尺寸及侧向位置可能影响在随后ARDE期间使用平行线结构108的剩余部分移除的硬掩模材料104的数量及位置，以便影响通过ARDE由硬掩模材料104形成的特征的侧向尺寸及侧向形状以及随后待使用由硬掩模材料104形成的此类特征由半导体材料102(图2B)形成的特征的侧向尺寸及侧向形状。在一些实施例中，额外平行线结构114及平行线性孔隙116的第二角度α是约四十一(41)度。

在额外实施例中，掩模112可展现与图2A中描绘不同的配置。通过非限制实例，掩模112可展现多个系列的离散、长形(例如，非圆形、非等边)孔隙(例如，卵形孔隙、矩形孔隙)来代替平行线性孔隙116中的每一者。离散、长形孔隙可由代替额外平行线结构114的单个连续掩模结构侧向包围且界定。每一系列的离散、长形孔隙可基本上彼此对准，且可个别地及共同地具有基本上与图2A中展示的平行线性孔隙116相同的定向(例如，相对于X方向的相同第二角度α)。每一系列的离散、长形孔隙的每一离散、长形孔隙可个别地侧向定位以垂直地上覆于图案化遮蔽材料106的平行线结构108中的一者的一部分。因而，离散、长形孔隙(以及侧向包围且界定离散、长形孔隙的单个连续掩模结构)可促成以基本上类似于平行线性孔隙116的方式选择性移除图案化遮蔽材料106的平行线结构108的部分。

返回参考图2A，可使用本文中未详细描述的常规过程(例如，常规沉积过程，例如原位生长、旋涂涂覆、毯覆涂覆、CVD、ALD及PVD中的一或多者；常规光刻程序；常规材料移除过程；常规对准过程)及常规处理设备来形成并定位掩模112(包含其额外平行线结构114及平行线性孔隙116)。

接着，参考图3A，保持未被掩模112(图2A及2B)的额外平行线结构114(图2A及2B)覆盖的图案化遮蔽材料106(图2A及2B)的平行线结构108(图2A及2B)的部分可能经受至少一个材料移除过程以形成图案化遮蔽结构118。如图3A中展示，图案化遮蔽结构118可包含长形柱结构120、平行线性沟槽110、及额外平行线性沟槽122。长形柱结构120可通过平行线性沟槽110在一个侧向方向上彼此分离，且可通过额外平行线性沟槽122在额外侧向方向上彼此分离。长形柱结构120可各自展现平行四边形侧向横截面形状。长形柱结构120可各自个别地包含按第一角度θ彼此平行延伸的第一相对侧表面117、按第二角度α彼此平行延伸的第二相对侧表面119、及中介于第一相对侧表面117与第二相对侧表面119之间的尖端126(例如，边角，例如成角度边角)。另外，如图3A中展示，在形成图案化遮蔽结构118之后，可移除掩模112(图2A及2B)。图3B是处于图3A中描绘的处理阶段的围绕线A-A(图3A)的半导体装置结构100的简化局部横截面图。

如图3A中展示，图案化遮蔽结构118的平行线性沟槽110与额外平行线性沟槽122之间的交点(例如，接面、交叉点)可界定侧向中介于侧向邻近长形柱结构120的尖端126之间的重叠沟槽区124(用图3A中的虚线展示)。重叠沟槽区124的侧向形状及侧向尺寸至少部分取决于平行线性沟槽110的第一角度θ及额外平行线性沟槽122的第二角度α。重叠沟槽区124的侧向边界内的侧向邻近长形柱结构120之间的侧向间隔可能大于重叠沟槽区124的侧向边界外的侧向邻近长形柱结构120之间的侧向间隔。重叠沟槽区124可有效地充当侧向邻近较小临界尺寸开口(例如，由平行线性沟槽110及额外平行线性沟槽122的非交叉部分界定的开口)的较大临界尺寸开口。相应地，在硬掩模材料104的随后ARDE期间，可按与非下伏于重叠沟槽区124的硬掩模材料104的其它部分不同的速率移除(例如，垂直地蚀刻)下伏于重叠沟槽区124的硬掩模材料104的部分。此移除速率可变性可实现具有在其整个高度(例如，垂直尺寸)上展现可变侧向尺寸的区的特征的形成，如下文进一步详细描述。

用于形成图案化遮蔽结构118的材料移除过程可包括采用对图案化遮蔽材料106(图2A及2B)的平行线结构108(图2A及2B)的材料具选择性的蚀刻剂的常规非等向性蚀刻过程，其在本文中未详细描述。举例来说，取决于平行线结构108(图2A及2B)的材料组合物，材料移除过程可包括将平行线结构108(图2A及2B)的部分曝露于非等向性干式蚀刻(例如，反应性离子蚀刻(RIE)、深RIE、等离子体蚀刻、反应性离子束蚀刻、化学辅助离子束蚀刻)及非等向性湿式蚀刻(例如，氢氟酸(HF)蚀刻、缓冲HF蚀刻、缓冲氧化物蚀刻)中的一或多者。另外，可在形成图案化遮蔽结构118之后使用本文中未详细描述的一或多个其它常规材料移除过程(例如，常规湿式蚀刻过程、常规干式蚀刻过程)选择性地移除掩模112(图2A及2B)的剩余部分。

接着，参考图4A，可通过ARDE移除保持未被图案化遮蔽结构118的长形柱结构120覆盖的硬掩模材料104(图3A及3B)的部分以形成图案化硬掩模材料128。如图3A中展示，图案化硬掩模材料128可包含长形硬掩模结构130、第一沟槽132、及第二沟槽134。长形硬掩模结构130可通过第一沟槽132在一个侧向方向上彼此分离，且可通过第二沟槽134在不同侧向方向上彼此分离。长形硬掩模结构130可各自个别地包含第一相对侧表面121、第二相对侧表面123、及中介于第一相对侧表面121与第二相对侧表面123之间的尖端127(例如，边角，例如圆角(radiused corner))。图4B是处于图4A中描绘的处理阶段的围绕线A-A(图4A)的半导体装置结构100的简化局部横截面图。

如图4A及4B中展示，长形硬掩模结构130的部分可在硬掩模材料104(图3A及3B)的ARDE之后定位于图案化遮蔽结构118的重叠沟槽区124的侧向边界垂直下方及内。举例来说，长形硬掩模结构130的第一相对侧表面121、第二相对侧表面123及尖端127中的一或多者的一或多个部分可垂直地下伏于图案化遮蔽结构118的重叠沟槽区124的侧向边界且在其内。如图4B中展示，重叠沟槽区124的侧向边界垂直下方及内的长形硬掩模结构130的第一相对侧表面121中的一或多者的部分可相对于半导体材料102的上表面渐缩(例如，成角度)，使得相较于第一相对侧表面121的部分的垂直较高区，第一相对侧表面121的部分的垂直较低区向内侧向延伸(例如，侧向突出)到下伏于重叠沟槽区124的区域的更远处。在一些实施例中，垂直地下伏于重叠沟槽区124的侧向边界且在其内的长形硬掩模结构130的第一相对侧表面121的部分具有相对于半导体材料102的上表面的小于90°的至少一个角度，例如介于约80°到约90°之间的角度。定位于重叠沟槽区124的侧向边界垂直下方及内的长形硬掩模结构130的第二相对侧表面123(图4A)及尖端127(图4A)的部分可展现类似于重叠沟槽区124的侧向边界垂直下方及内的长形硬掩模结构130的第一相对侧表面121的部分的渐缩。图案化遮蔽结构118的重叠沟槽区124的侧向边界外的长形硬掩模结构130的第一相对侧表面121、第二相对侧表面123、及尖端127的其它部分可展现较少渐缩，使得其它部分具有相对于半导体材料102的上表面的较接近90°的角度。因而，相较于非垂直地下伏于重叠沟槽区124的侧向边界且在其内的侧向邻近长形硬掩模结构130的其它部分的垂直下部区，垂直地下伏于图案化遮蔽结构118的重叠沟槽区124的侧向边界且在其内的侧向邻近长形硬掩模结构130的部分的垂直下部区可更靠近在一起(例如，更少侧向分离)。垂直地下伏于图案化遮蔽结构118的重叠沟槽区124的侧向边界且在其内的长形硬掩模结构130的第一相对侧表面121、第二相对侧表面123、及尖端127的部分的渐缩可能由于在用于形成长形硬掩模结构130的ARDE期间重叠沟槽区124的侧向边界内的硬掩模材料104(图3A及3B)的表面的相对增加钝化所致。

接着，参考图5A，可选择性地移除保持未被图案化硬掩模材料128的长形硬掩模结构130(图4A及4B)覆盖的半导体材料102(图4B)的部分以形成图案化半导体材料136。如图5A中展示，图案化半导体材料136可包含长形半导体柱138、第一沟槽140、及第二沟槽142。长形半导体柱138可通过第一沟槽140在第一侧向方向上彼此分离，且可通过第二沟槽142在第二不同侧向方向上彼此分离。长形半导体柱138可各自个别地包含第一相对侧表面137、第二相对侧表面139、及中介于第一相对侧表面137与第二相对侧表面139之间的尖端141(例如，边角，例如圆角)。另外，如图5A中展示，在形成图案化半导体材料136之后，可移除图案化硬掩模材料128(图4A及4B)及图案化遮蔽结构118(图4A及4B)的剩余部分(如果有的话)。图5B是处于图5A中描绘的处理阶段的围绕线A-A(图5A)的半导体装置结构100的简化局部横截面图。

如图5A中展示，长形半导体柱138中的每一者可包含数字线(例如，位线)接触区138a、及存储节点(例如，存储器胞元)接触区138b。存储节点接触区138b可定位成紧邻长形半导体柱138中的每一者的第二相对侧表面139，且数字线接触区138a可定位成侧向介于存储节点接触区138b之间且紧邻长形半导体柱138中的每一者的中心。对于在X方向上侧向邻近彼此的一些长形半导体柱138，侧向邻近长形半导体柱138中的一者的数字线接触区138a可定位成侧向邻近侧向邻近长形半导体柱138的另一者的存储节点接触区138b中的一者。

长形半导体柱138中的每一者的存储节点接触区138b可各自个别地展现比其间的数字线接触区138a更大的侧向尺寸。存储节点接触区138b可能比数字线接触区138a更宽(例如，具有更大较小侧向尺寸)，使得长形半导体柱138的第一相对侧表面137各自基本上非共面。存储节点接触区138b可展现相对于许多常规半导体柱的常规存储节点接触区的较大侧向横截面积。与常规半导体柱侧向几何配置相比，长形半导体柱138的侧向几何配置(例如，侧向形状、侧向尺寸)可增加存储节点(例如，存储器胞元)对准裕度，可改进存储节点接触区域，可允许增大存储节点侧向尺寸，及/或可降低短路及接面泄漏的风险。长形半导体柱138的侧向形状及侧向尺寸(包含其存储节点接触区138b及数字线接触区138a的侧向形状及侧向尺寸)可对应于用于形成长形半导体柱138的长形硬掩模结构130(图4A及4B)的垂直最低区的侧向形状及侧向尺寸。相应地，如受平行线性沟槽110(图4A及4B)的第一角度θ及额外平行线性沟槽122(图4A及4B)的第二角度α影响的图案化遮蔽结构118(图4A及4B)的重叠沟槽区124(图4A及4B)的侧向形状及侧向尺寸促成在形成长形硬掩模结构130(图4A及4B)期间对ARDE效应的控制，以便允许对长形半导体柱138的侧向形状及侧向尺寸的所要及预定操纵。

因此，根据本发明的实施例，形成半导体装置的方法包括在上覆于半导体材料的硬掩模材料上方形成图案化遮蔽材料。图案化遮蔽材料包括各自按相对于第一侧向方向从约30度到约75度的范围内的第一角度侧向延伸的平行线结构及平行线性沟槽。在图案化遮蔽材料上方提供掩模。掩模包括各自按不同于第一角度且在相对于第一侧向方向从约0度到约90度的范围内的第二角度侧向延伸的额外平行线结构及平行线性孔隙。图案化遮蔽材料进一步使用掩模图案化以形成包括由按第一角度侧向延伸的平行线性沟槽及按第二角度侧向延伸的额外平行线性沟槽彼此分离的长形柱结构的图案化遮蔽结构。平行线性沟槽及额外平行线性沟槽的重叠区定位成侧向邻近长形柱结构的边角。未被长形柱结构覆盖的硬掩模材料的部分经受深宽比相依蚀刻以形成包括展现垂直地下伏于图案化遮蔽结构的平行线性沟槽及额外平行线性沟槽的重叠区的侧向边界且在其内的部分的长形硬掩模结构的图案化硬掩模材料。移除未被长形硬掩模结构覆盖的半导体材料的部分以形成包括长形半导体柱结构的图案化半导体材料。

此外，根据本发明的实施例的半导体装置包括长形半导体柱，其各自个别地包括侧向安置在两个存储节点接触区之间的数字线接触区。两个存储节点接触区中的每一者具有比数字线接触区更大的宽度。

在形成长形半导体柱138之后，半导体装置结构100可能经受额外处理。通过非限制实例，共同参考图6A，长形半导体柱138中的每一者的存储节点接触区138b及数字线接触区138a可通过具有形成于其中的字线143的隔离沟槽彼此分离。另外，可在长形半导体柱138的存储节点接触区138b中形成存储节点接点144，可在长形半导体柱138的数字线接触区138a中形成数字线接点146，且可在数字线接点146上或上方形成数字线148。字线143可在第一侧向方向(例如，X方向)上延伸且数字线148可在第二不同侧向方向(例如，Y方向)上延伸。此外，可在半导体装置结构100的特征之间的空间(例如，第一沟槽140、第二沟槽142、额外开口)中形成一或多个隔离材料(例如，电介质材料)。此外，如作为处于图6A中描绘的处理阶段的围绕线A-A(图6A)的半导体装置结构100的简化局部横截面图的图6B中展示，可在数字线接点146上或上方形成电介质罩盖结构150(例如，氮化物电介质罩盖结构)。

字线143、存储节点接点144、数字线接点146、及数字线148可各自个别地由至少一个导电材料形成且包含所述至少一个导电材料，包含(但不限于)金属(例如，钨、钛、镍、铂、金)、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、及导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗)中的一或多者。通过非限制实例，字线143、存储节点接点144、数字线接点146、及数字线148可各自个别地包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、元素钛(Ti)、元素铂(Pt)、元素铑(Rh)、元素铱(Ir)、氧化铱(IrO

可各自个别地使用本文中未详细描述的常规过程(例如，常规沉积过程，例如原位生长、旋涂涂覆、毯覆涂覆、CVD、ALD、及PVD中的一或多者；常规图案化及材料移除过程，例如常规对准过程、常规光刻曝光过程、常规显影过程、常规蚀刻过程)及常规处理设备来形成字线143、存储节点接点144、数字线接点146、及数字线148。

接着，参考图7A，可在存储节点接点144上或上方形成重布材料(RDM)结构152(也被称为“重布层(RDL)结构”)，且存储节点结构154(例如，电容器结构)可形成于RDM结构152上方且与RDM结构152电连通。图7B是处于图7A中描绘的处理阶段的围绕线A-A(图7A)的半导体装置结构100的简化局部横截面图。

RDM结构152可经配置以有效地移位(例如，交错、调整、修改)存储节点接点144的侧向位置(例如，沿X方向)以适应在存储节点接点144上方且与其电连通的存储节点结构154的所要布置(例如，六边形紧密堆积布置)。RDM结构152可各自个别地由导电材料形成且包含所述导电材料，包含(但不限于)金属(例如，钨、钛、镍、铂、金)、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、及导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗)中的一或多者。通过非限制实例，RDM结构152可个别地包括TiN、TaN、WN、TiAlN、Ti、Pt、Rh、Ir、IrO

存储节点结构154可经配置以存储表示可编程逻辑状态的电荷。举例来说，存储节点结构154的充电状态可表示第一逻辑状态(例如，逻辑1)，且存储节点结构154的未充电状态可表示第二逻辑状态(例如，逻辑0)。在一些实施例中，存储节点结构154包括经配置以存储与逻辑状态相关联的电荷的电介质材料。电介质材料可(举例来说)包括包含二氧化硅、氮化硅、聚酰亚胺、二氧化钛(TiO

可各自个别地使用本文中未详细描述的常规过程(例如，常规沉积过程，例如原位生长、旋涂涂覆、毯覆涂覆、CVD、ALD、及PVD中的一或多者；常规图案化及材料移除过程，例如常规对准过程、常规光刻曝光过程、常规显影过程、常规蚀刻过程)及常规处理设备来形成RDM结构152及存储节点结构154。

返回参考图5A及5B，在额外实施例中，半导体装置结构100通过修改图案化遮蔽材料106的平行线结构108(图1A及1B)及平行线性沟槽110(图1A及1B)的第一角度θ、及掩模112(图2A及2B)的额外平行线结构114(图2A及2B)及平行线性孔隙116(图2A及2B)的第二角度α中的一或多者而形成为展现长形半导体柱138的不同侧向几何配置(例如，不同侧向形状、不同侧向尺寸)。通过非限制实例，图8A到9E是说明形成本发明的额外半导体装置结构的方法的实施例的简化局部俯视图。为避免重复，本文中未详细描述图8A到9E中展示的全部特征。确切来说，除非下文另外描述，否则由作为先前描述特征(无论先前描述特征在本段落之前首先描述，或在本段落之后首先描述)的元件符号的100增量的元件符号指定的特征将被理解为基本上类似于先前描述特征且还将被理解为以基本上与先前描述特征相同的方式形成。

根据本发明的额外实施例，图8A到8E是说明形成半导体装置结构200的方法的简化局部俯视图。参考图8A，半导体装置结构200可包含在硬掩模材料204上或上方的图案化遮蔽材料206。硬掩模材料204可经定位于基本上类似于先前参考图1B描述的半导体材料102的半导体材料上或上方。如图8A中展示，图案化遮蔽材料206可包含通过平行线性沟槽210彼此分离的平行线结构208，其中平行线结构208及平行线性沟槽210的配置分别基本上类似于先前参考图1A及1B描述的平行线结构108及平行线性沟槽110的配置。在一些实施例中，各自按偏离第一侧向方向(例如，X方向)达约六十九(69)度的第一角度θ形成平行线结构208及平行线性沟槽210。

接着，参考图8B，可在图案化遮蔽材料206上或上方提供包含额外平行线结构214及平行线性孔隙216的掩模212(例如，蚀刻掩模、削减掩模)。额外平行线结构214及平行线性孔隙216可分别基本上类似于先前参考图2A及2B描述的掩模112的额外平行线结构114及平行线性孔隙116，除了额外平行线结构214及平行线性孔隙216可按与额外平行线结构114(图2A及2B)及平行线性孔隙116(图2A及2B)不同的相对于第一侧向方向(例如，X方向)的第二角度α定向外。举例来说，额外平行线结构214及平行线性孔隙216的第二角度α可大于四十一(41)度，例如大于四十一(41)度且小于或等于九十(90)度。在一些实施例中，额外平行线结构214及平行线性孔隙216的第二角度α是约九十(90)度。额外平行线结构214及平行线性孔隙216相对于额外平行线结构114(图2A及2B)及平行线性孔隙116(图2A及2B)的不同定向(例如，不同第二角度α)影响通过ARDE由硬掩模材料204形成的特征的侧向尺寸及侧向形状以及随后待使用由硬掩模材料204形成的此类特征由下伏于硬掩模材料204的半导体材料形成的特征的侧向尺寸及侧向形状，如下文进一步详细描述。

接着，参考图8C，保持未被掩模212(图8B)的额外平行线结构214(图8B)覆盖的图案化遮蔽材料206(图8A)的平行线结构208(图8A)的部分可能经受至少一个材料移除过程以形成包含长形柱结构220、平行线性沟槽210、及额外平行线性沟槽222的图案化遮蔽结构218。长形柱结构220可各自展现平行四边形侧向横截面形状。另外，长形柱结构220可各自个别地包含按第一角度θ彼此平行延伸的第一相对侧表面217、按第二角度α彼此平行延伸的第二相对侧表面219、及中介于第一相对侧表面217与第二相对侧表面219之间的尖端226(例如，边角，例如成角度边角)。如图8C中展示，掩模212(图8B)的平行线性孔隙216(图8B)相对于掩模112(图2A及2B)的平行线性孔隙116(图2A及2B)的较大第二角度α修改平行线性沟槽210与额外平行线性沟槽222之间的交点的配置，使得由交点界定的重叠沟槽区224展现相对于长形柱结构220的不同侧向尺寸及侧向定位。举例来说，侧向中介于侧向邻近长形柱结构220的尖端226之间的重叠沟槽区224可侧向终止于较接近一些侧向邻近长形柱结构220的中心区处。重叠沟槽区224的相对不同配置又可修改随后由硬掩模材料204形成的特征的侧向形状及侧向尺寸，如下文进一步详细描述。举例来说，重叠沟槽区224(相对于图案化遮蔽结构218的重叠沟槽区124)的经修改配置可修改在其整个高度(例如，垂直尺寸)上展现可变侧向尺寸的随后形成特征的区的位置及/或量值。

接着，参考图8D，可通过ARDE移除保持未被图案化遮蔽结构218的长形柱结构220(图8C)覆盖的硬掩模材料204(图8C)的部分以形成包含长形硬掩模结构230、第一沟槽232、及第二沟槽234的图案化硬掩模材料228。长形硬掩模结构230可各自个别地包含第一相对侧表面221、第二相对侧表面223、及中介于第一相对侧表面221与第二相对侧表面223之间的尖端227(例如，边角，例如圆角)。如图8D中展示，由于图案化遮蔽结构218的重叠沟槽区224(相对于先前参考图4A及4B描述的图案化遮蔽结构118的重叠沟槽区124)的经修改配置所致，向外侧向延伸到案化遮蔽结构218的长形柱结构220的侧向边界外的图案化硬掩模材料228的长形硬掩模结构230的部分(例如，垂直下部)的侧向位置、侧向形状及侧向尺寸可能不同于向外侧向延伸到案化遮蔽结构118(图4A及4B)的长形柱结构120(图4A及4B)的侧向边界外的图案化硬掩模材料128(图4A及4B)的长形柱结构120(图4A及4B)的部分(例如，垂直下部)的侧向位置、侧向形状及侧向尺寸。举例来说，由于重叠沟槽区224的不同终止点所致，定位于长形硬掩模结构230的中心区处的长形硬掩模结构230的第一相对侧表面221的区(例如，垂直下部区)可侧向延伸(例如，侧向突出)到下伏于图案化遮蔽结构218的重叠沟槽区224的区域中。

接着，参考图8E，可选择性地移除保持未被图案化硬掩模材料228(图8D)的长形硬掩模结构230(图8D)覆盖的半导体材料202(图8D)的部分以形成包含长形半导体柱238、第一沟槽240、及第二沟槽242的图案化半导体材料236。长形半导体柱238可各自个别地包含第一相对侧表面237、第二相对侧表面239、及中介于第一相对侧表面237与第二相对侧表面239之间的尖端241(例如，边角，例如圆角)。另外，长形半导体柱238可各自包含紧邻其的第二相对侧表面239的存储节点接触区238b、及定位成侧向介于存储节点接触区238b之间且紧邻长形半导体柱238的中心的数字线接触区238a。长形半导体柱238的侧向形状及侧向尺寸(包含其的存储节点接触区238b及数字线接触区238a的侧向形状及侧向尺寸)可对应于用于形成长形半导体柱238的长形硬掩模结构230(图8D)的垂直最下部的侧向形状及侧向尺寸。举例来说，如图8E中展示，通过通过平行线性沟槽210(图8D)的第一角度θ及图案化遮蔽结构218(图8D)的额外平行线性沟槽222(图8D)的第二角度α的选择来控制硬掩模材料204(图8C)的ARDE，可形成长形半导体柱238，使得(在移除长形柱结构220之前)其的存储节点接触区238b及数字线接触区238a的部分向外侧向延伸到用于形成长形半导体柱238的图案化遮蔽结构218(图8D)的长形柱结构220(图8D)的侧向边界外。(在移除图案化遮蔽结构218之前)向外侧向延伸到第二相对侧表面219(图8D)的边界外的长形半导体柱238的至少部分可允许长形半导体柱238的存储节点接触区238b展现相对于许多常规半导体柱的常规存储节点接触区的较大侧向横截面积。相应地，与常规半导体柱侧向几何配置相比，长形半导体柱238的侧向几何配置(例如，侧向形状、侧向尺寸)可增加存储节点(例如，存储器胞元)对准裕度，可改进存储节点接触区域，可允许增大存储节点侧向尺寸，及/或可降低短路及接面泄漏的风险。

在形成长形半导体柱238之后，半导体装置结构200可能根据需要经受额外处理。半导体装置结构200可(举例来说)在形成长形半导体柱138之后经受先前关于半导体装置结构100描述的额外处理行为(例如，参考图6A到7B描述的额外处理行为)。

根据本发明的额外实施例，图9A到9E是说明形成半导体装置结构300的方法的简化局部俯视图。参考图9A，半导体装置结构300可包含在硬掩模材料304上或上方的图案化遮蔽材料306。硬掩模材料304可经定位于基本上类似于先前参考图1B描述的半导体材料102的半导体材料上或上方。如图9A中展示，图案化遮蔽材料306可包含通过平行线性沟槽310彼此分离的平行线结构308。平行线结构308及平行线性沟槽310可基本上类似于先前参考图1A及1B描述的图案化遮蔽材料106的平行线结构108及平行线性沟槽110，除了平行线结构308及平行线性沟槽310可按与平行线结构108(图1A及1B)及平行线性沟槽110(图1A及1B)不同的相对于第一侧向方向(例如，X方向)的第一角度θ定向外。举例来说，平行线结构308及平行线性沟槽310的第一角度θ可小于六十九(69)度，例如介于六十九(69)度与零(0)度之间。在一些实施例中，平行线结构308及平行线性沟槽310的第一角度θ是约四十九(49)度。平行线结构308及平行线性沟槽310相对于平行线结构108(图1A及1B)及平行线性沟槽110(图1A及1B)的不同定向(例如，不同第一角度θ)至少部分影响通过ARDE由硬掩模材料304形成的特征的侧向尺寸及侧向形状，以及随后待使用由硬掩模材料304形成的此类特征由下伏于硬掩模材料304的半导体材料形成的特征的侧向尺寸及侧向形状，如下文进一步详细描述。

接着，参考图9B，可在图案化遮蔽材料306上或上方提供包含额外平行线结构314及平行线性孔隙316的掩模312(例如，蚀刻掩模、削减掩模)。额外平行线结构314及平行线性孔隙316可分别基本上类似于先前参考图8B描述的掩模212的额外平行线结构214及平行线性孔隙216。在一些实施例中，各自按偏离第一侧向方向(例如，X方向)达约九十(90)度的第二角度α形成额外平行线结构314及平行线性孔隙316。额外平行线结构314及平行线性孔隙316相对于图案化遮蔽材料306的平行线结构308及平行线性沟槽310的不同定向(例如，不同第一角度θ)的定向(例如，第二角度α)影响通过ARDE由硬掩模材料304形成的特征的侧向尺寸及侧向形状，以及随后待使用由硬掩模材料304形成的此类特征由下伏于硬掩模材料304的半导体材料形成的特征的侧向尺寸及侧向形状，如下文进一步详细描述。

接着，参考图9C，保持未被掩模312(图9B)的额外平行线结构314(图9B)覆盖的图案化遮蔽材料306(图9A)的平行线结构308(图9A)的部分可能经受至少一个材料移除过程以形成包含长形柱结构320、平行线性沟槽310、及额外平行线性沟槽322的图案化遮蔽结构318。长形柱结构320可各自展现平行四边形侧向横截面形状。另外，长形柱结构320可各自个别地包含按第一角度θ彼此平行延伸的第一相对侧表面317、按第二角度α彼此平行延伸的第二相对侧表面319、及中介于第一相对侧表面317与第二相对侧表面319之间的尖端326(例如，边角，例如成角度边角)。如图9C中展示，平行线结构308(图9A)及平行线性沟槽310(图9A)相对于平行线结构108(图1A及1B)及平行线性沟槽110(图1A及1B)的较小第一角度θ结合掩模312(图9B)的平行线性孔隙316(图9B)相对于掩模112(图2A及2B)的平行线性孔隙116(图2A及2B)的较大第二角度α修改平行线性沟槽310与额外平行线性沟槽322之间的交点的配置，使得图案化遮蔽结构318的重叠沟槽区324展现相对于图案化遮蔽结构118、218(图3A及8C)的重叠沟槽区124、224(图3A及8C)的不同侧向形状、侧向尺寸、及侧向定位。举例来说，侧向中介于侧向邻近长形柱结构320的尖端326之间的重叠沟槽区324可展现与重叠沟槽区124、224(图3A及8C)不同的侧向形状，且可侧向终止于较接近长形柱结构320的第二相对侧表面319处。重叠沟槽区324的相对不同配置又可修改随后由硬掩模材料304形成的特征的侧向形状及侧向尺寸，如下文进一步详细描述。举例来说，重叠沟槽区324(相对于图案化遮蔽结构218的重叠沟槽区224)的经修改配置可修改在其整个高度(例如，垂直尺寸)上展现可变侧向尺寸的随后形成特征的区的位置及/或量值。

接着，参考图9D，可通过ARDE移除保持未被图案化遮蔽结构318的长形柱结构320(图9C)覆盖的硬掩模材料304(图9C)的部分以形成包含长形硬掩模结构330、第一沟槽332、及第二沟槽334的图案化硬掩模材料328。长形硬掩模结构330可各自个别地包含第一相对侧表面321、第二相对侧表面323、及中介于第一相对侧表面321与第二相对侧表面323之间的尖端327(例如，边角，例如圆角)。如图9D中展示，由于图案化遮蔽结构318的重叠沟槽区324(相对于先前参考图4A及8D描述的图案化遮蔽结构118、218的重叠沟槽区124、224)的经修改配置所致，向外侧向延伸到案化遮蔽结构318的长形柱结构320的侧向边界外的长形柱结构320的部分(例如，垂直下部)的侧向位置、侧向形状及侧向尺寸可能不同于向外侧向延伸到案化遮蔽结构118、218(图4A及8D)的长形柱结构120、220(图4A及8D)的侧向边界外的长形柱结构120、220(图4A及8D)的部分(例如，垂直下部)的侧向位置、侧向形状及侧向尺寸。举例来说，由于重叠沟槽区324的不同终止点所致，定位成处于及/或紧邻长形硬掩模结构330的尖端327的长形硬掩模结构330的第一相对侧表面321、第二相对侧表面323、及尖端327的一或多个部分的区(例如，垂直下部区)可侧向延伸(例如，侧向突出)到下伏于图案化遮蔽结构318的重叠沟槽区324的区域中。

接着，参考图9E，可选择性地移除保持未被图案化硬掩模材料328(图9D)的长形硬掩模结构330(图9D)覆盖的半导体材料302(图9C)的部分以形成包含长形半导体柱338、第一沟槽340、及第二沟槽342的图案化半导体材料336。长形半导体柱338可各自个别地包含第一相对侧表面337、第二相对侧表面339、及中介于第一相对侧表面337与第二相对侧表面339之间的尖端341(例如，边角，例如圆角)。另外，长形半导体柱338可各自包含紧邻其的第二相对侧表面339的存储节点接触区338b、及定位成侧向介于存储节点接触区338b之间且紧邻长形半导体柱338的中心的数字线接触区338a。长形半导体柱338的侧向形状及侧向尺寸(包含其的存储节点接触区338b及数字线接触区338a的侧向形状及侧向尺寸)可对应于用于形成长形半导体柱338的长形硬掩模结构330(图9D)的垂直最下部的侧向形状及侧向尺寸。举例来说，如图9E中展示，通过通过平行线性沟槽310(图9D)的第一角度θ及图案化遮蔽结构318(图9D)的额外平行线性沟槽322(图9D)的第二角度α的选择来控制硬掩模材料304(图9C)的ARDE，可形成长形半导体柱338，使得(在移除长形柱结构320之前)存储节点接触区338b的部分向外侧向延伸到用于形成长形半导体柱338的图案化遮蔽结构318(图9D)的长形柱结构320(图9D)的侧向边界外而数字线接触区338a基本上限制于长形柱结构320(图9D)的侧向边界内。(在移除图案化遮蔽结构318之前)向外侧向延伸到处于或紧邻尖端326(图9D)的长形柱结构320(图9D)的第一相对侧表面317(图9D)、第二相对侧表面319(图9D)、及尖端326(图9D)的边界外的长形半导体柱338的至少部分可允许长形半导体柱338的存储节点接触区338b展现相对于许多常规半导体柱的常规存储节点接触区的较大侧向横截面积。相应地，与常规半导体柱侧向几何配置相比，长形半导体柱338的侧向几何配置(例如，侧向形状、侧向尺寸)可增加存储节点(例如，存储器胞元)对准裕度，可改进存储节点接触区域，可允许增大存储节点侧向尺寸，及/或可降低短路及接面泄漏的风险。

在形成长形半导体柱338之后，半导体装置结构300可能根据需要经受额外处理。半导体装置结构300可(举例来说)在形成长形半导体柱138之后经受先前关于半导体装置结构100描述的额外处理行为(例如，参考图6A到7B描述的额外处理行为)。

图10说明根据本发明的实施例的存储器装置400的功能框图。存储器装置400可包含(举例来说)本文中先前描述的半导体装置结构100的实施例。如图10中展示，存储器装置400可包含存储器胞元402、数字线404(例如，对应于图6A到7B中展示的半导体装置结构100的数字线148)、字线406(例如，对应于图6A及7A中展示的半导体装置结构100的字线143)、行解码器408、列解码器410、存储器控制器412、感测装置414、及输入/输出装置416。

存储器装置400的存储器胞元402可编程为至少两个不同逻辑状态(例如，逻辑0及逻辑1)。每一存储器胞元402可个别地包含电容器及晶体管(例如，传递晶体管)。电容器存储表示存储器胞元402的可编程逻辑状态(例如，充电电容器可表示第一逻辑状态，例如逻辑1；且未充电电容器可表示第二逻辑状态，例如逻辑0)的电荷。晶体管在将最小阈值电压施加(例如，通过字线406中的一者)到其的半导体通道时授予对电容器的存取以对电容器进行操作(例如，读取、写入、重写)。

数字线404通过存储器胞元402的晶体管连接到存储器胞元402的电容器(例如，对应于图7A及7B中展示的半导体装置结构100的存储节点结构154)。字线406垂直于数字线404延伸，且连接到存储器胞元402的晶体管的栅极。可通过激活适当数字线404及字线406而对存储器胞元402执行操作。激活数字线404或字线406可包含将电压电势施加到数字线404或字线406。存储器胞元402的每一列可个别地连接到数字线404中的一者，且存储器胞元402的每一行可个别地连接到字线406中的一者。个别存储器胞元402可经寻址且通过数字线404及字线406的交点(例如，交叉点)进行存取。

存储器控制器412可通过包含行解码器408、列解码器410、及感测装置414的各个组件来控制存储器胞元402的操作。存储器控制器412可产生经引导到行解码器408以激活(例如，将电压电势施加到)预定字线406的行地址信号，且可产生经引导到列解码器410以激活(例如，将电压电势施加到)预定数字线404的列地址信号。存储器控制器412还可产生且控制在存储器装置400的操作期间所采用的各种电压电势。一般来说，所施加电压的振幅、形状及/或持续时间可经调整(例如，改变)，且可针对存储器装置400的各种操作而不同。

在存储器装置400的使用及操作期间，在被存取之后，可通过感测装置414读取(例如，感测)存储器胞元402。感测装置414可比较适当数字线404的信号(例如，电压)与参考信号以便确定存储器胞元402的逻辑状态。如果(举例来说)数字线404具有比参考电压更高的电压，那么感测装置414可确定存储器胞元402的所存储逻辑状态是逻辑1，且反之亦然。感测装置414可包含用以检测及放大信号的差异(所属领域中常被称为“锁存”)的晶体管及放大器。存储器胞元402的检测到的逻辑状态可通过列解码器410输出到输入/输出装置416。另外，可通过类似地激活存储器装置400的适当字线406及适当数字线404而设置(例如，写入)存储器胞元402。通过在激活字线406时控制数字线404，可设置存储器胞元402(例如，可将逻辑值存储于存储器胞元402中)。列解码器410可接受来自输入/输出装置416的数据以写入到存储器胞元402。此外，存储器胞元402还可通过读取存储器胞元402而刷新(例如，再充电)。读取操作会将存储器胞元402的内容放置于适当数字线404上，接着通过感测装置414将所述适当数字线404上拉到完全电平(例如，完全充电或放电)。当与存储器胞元402相关联的字线406被撤销激活时，与字线406相关联的行中的全部存储器胞元402复原到完全充电或放电。

因此，根据本发明的实施例的存储器装置包括存储器控制器、行解码器、列解码器、字线、数字线、存储器胞元、及长形半导体柱。行解码器可操作地耦合到存储器控制器。列解码器可操作地耦合到存储器控制器。字线可操作地耦合到行解码器。数字线可操作地耦合到列解码器。存储器胞元经定位成紧邻字线及数字线的交点，且包括存储节点结构及电连接到所述存储节点结构的存取装置。长形半导体柱可操作地耦合到存储节点结构存储器胞元及数字线。长形半导体柱各自包括存储节点接触区、及侧向介于存储器胞元接触区之间且展现比所述存储器胞元接触区更窄的宽度的数字线接触区。

根据本发明的实施例的半导体装置结构(例如，半导体装置结构100、200、300)及半导体装置(例如，存储器装置400)可用于本发明的电子系统的实施例中。举例来说，图11是根据本发明的实施例的说明性电子系统500的框图。电子系统500可包括(举例来说)计算机或计算机硬件组件、服务器或其它网络硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或蜂窝启用平板计算机(例如(举例来说)

因此，根据本发明的实施例的电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置及所述输出装置的处理器装置、及可操作地耦合到所述处理器装置的存储器装置。存储器装置包括至少一个长形半导体柱，所述至少一个长形半导体柱包括数字线接触区、及侧向位于所述数字线接触区侧翼的存储节点接触区。存储节点接触区中的每一者个别地展现比数字线接触区更大的侧向横截面积。

本发明的方法提供有效且可靠方式以使用ARDE效应来操纵半导体装置(例如，存储器装置，例如DRAM装置)的半导体装置结构(例如，半导体装置结构100、200、300)的特征(例如，长形半导体柱138、238、338)的尺寸、形状、及间距。所述方法促成数字线接点及存储节点接点的简单且具成本效益形成及对准，其中与形成并对准半导体装置结构的数字线接点及存储节点接点的常规方法相比降低短路及接面泄漏的风险。与形成并对准半导体装置结构的接点(例如，数字线接点、存储节点接点)的常规方法相比，本发明的方法可促成经改进装置性能、较低成本、组件的增加小型化、经改进图案质量、及较大封装密度。

下文描述本发明的额外非限制实例实施例。

实施例1：一种形成装置的方法，所述方法包括：在上覆于半导体材料的硬掩模材料上方形成图案化遮蔽材料，所述图案化遮蔽材料包括各自按相对于第一侧向方向从约30度到约75度的范围内的第一角度侧向延伸的平行线结构及平行线性沟槽；在所述图案化遮蔽材料上方提供掩模，所述掩模包括各自按不同于所述第一角度且在相对于所述第一侧向方向从约0度到约90度的范围内的第二角度侧向延伸的额外平行线结构及平行线性孔隙；进一步使用所述掩模图案化所述图案化遮蔽材料以形成包括由按所述第一角度侧向延伸的所述平行线性沟槽及按所述第二角度侧向延伸的额外平行线性沟槽彼此分离的长形柱结构的图案化遮蔽结构，所述平行线性沟槽及所述额外平行线性沟槽的重叠区经定位成侧向邻近所述长形柱结构的边角；使未被所述长形柱结构覆盖的所述硬掩模材料的部分经受深宽比相依蚀刻以形成包括展现垂直地下伏于所述图案化遮蔽结构的所述平行线性沟槽及所述额外平行线性沟槽的所述重叠区的侧向边界且在其内的部分的长形硬掩模结构的图案化硬掩模材料；及移除未被所述长形硬掩模结构覆盖的所述半导体材料的部分以形成包括长形半导体柱结构的图案化半导体材料。

实施例2：根据实施例1所述的方法，其中形成图案化遮蔽材料包括将所述第一角度选择为相对于所述第一侧向方向约69度。

实施例3：根据实施例1及2中一实施例所述的方法，其中在所述图案化遮蔽材料上方提供掩模包括将所述第二角度选择为在相对于所述第一侧向方向从约41度到约90度的范围内。

实施例4：根据实施例1所述的方法，其中形成图案化遮蔽材料包括将所述第一角度选择为相对于所述第一侧向方向约41度。

实施例5：根据实施例1及4中一实施例所述的方法，其中在所述图案化遮蔽材料上方提供掩模包括将所述第二角度选择为相对于所述第一侧向方向小于或等于约90度。

实施例6：根据实施例1到5中任一实施例所述的方法，其中进一步使用所述掩模图案化所述图案化遮蔽材料以形成包括长形柱结构的图案化遮蔽结构包括形成所述长形柱结构中的每一者以展现平行四边形侧向横截面形状。

实施例7：根据实施例1到6中任一实施例所述的方法，其中使未被所述长形柱结构覆盖的所述硬掩模材料的部分经受深宽比相依蚀刻包括形成垂直地下伏于所述图案化遮蔽结构的所述平行线性沟槽及所述额外平行线性沟槽的所述重叠区的侧向边界且在其内的所述长形硬掩模结构的所述部分以展现渐缩侧壁。

实施例8：根据实施例7所述的方法，其进一步包括形成所述图案化遮蔽结构的所述平行线性沟槽及所述额外平行线性沟槽的所述重叠区的所述侧向边界外的所述长形硬掩模结构的其它部分以展现相较于所述长形硬掩模结构的所述部分的较少渐缩侧壁。

实施例9：根据实施例1到8中任一实施例所述的方法，其中移除未被所述长形硬掩模结构覆盖的所述半导体材料的部分以形成图案化半导体材料包括形成所述长形半导体柱结构中的每一者以个别地包括侧向介于相对较宽第二接触区之间的第一接触区。

实施例10：根据实施例1到9中任一实施例所述的方法，其中移除未被所述长形硬掩模结构覆盖的所述半导体材料的部分包括形成所述长形半导体柱结构以展现基本上类似于所述长形硬掩模结构的垂直最下区的侧向形状及侧向尺寸。

实施例11：根据实施例1到10中任一实施例所述的方法，其进一步包括：形成处于长形半导体柱结构的侧向中心位置的数字线接点；形成位于所述数字线接点侧翼且紧邻长形半导体柱结构的末端的存储节点接点；形成与所述数字线接点电连通的数字线；形成沿与所述数字线不同的方向侧向延伸的字线；及形成与所述存储节点接点电连通且定位成紧邻所述数字线及所述字线的交点的存储节点结构。

实施例12：根据实施例11所述的方法，其进一步包括形成与所述存储节点接点及所述存储节点结构电连通且延伸在其之间的重布结构，所述重布结构的上部下伏于所述存储节点结构且侧向偏离上覆于所述存储节点接点的所述重布结构的下部。

实施例13：一种装置，其包括长形半导体柱，所述长形半导体柱各自个别地包括安置成侧向介于两个存储节点接触区之间的数字线接触区，所述两个存储节点接触区中的每一者具有比所述数字线接触区更大的宽度。

实施例14：根据实施例13所述的装置，其进一步包括：第一沟槽，其邻近所述长形半导体柱的第一相对侧表面且按偏离第一侧向方向从约30度到约75度的范围内的第一角度定向；及第二沟槽，其邻近所述长形半导体柱的第二相对侧表面且按偏离所述第一侧向方向从约0度到约90度的范围内的第二不同角度定向。

实施例15：根据实施例14所述的装置，其中所述长形半导体柱中的每一者的第一相对侧表面及所述第二相对侧表面基本上垂直。

实施例16：根据实施例14及15中一实施例所述的装置，其中所述长形半导体柱中的每一者的至少所述第一相对侧表面基本上非平坦。

实施例17：根据实施例14到16中任一实施例所述的装置，其中所述第一角度是约69度且所述第二角度是约41度。

实施例18：根据实施例14到16中任一实施例所述的装置，其中所述第一角度是约69度且所述第二角度是约90度。

实施例19：根据实施例14到16中任一实施例所述的装置，其中所述第一角度是约49度且所述第二角度是约90度。

实施例20：根据实施例13到19中任一实施例所述的装置，其进一步包括：数字线接点，其处于所述长形半导体柱结构中的每一者的所述数字线接触区；存储节点接点，其处于所述长形半导体柱结构中的每一者的所述两个存储节点接触区；数字线，其个别地与所述长形半导体柱结构中的每一者的所述数字线接点电连通；字线，其沿与所述数字线不同的方向侧向延伸；及存储节点结构，其个别地与所述存储节点接点电连通，且定位成紧邻所述数字线及所述字线的交点。

实施例21：根据实施例20所述的装置，其进一步包括与所述存储节点接点及所述存储节点结构电连通且延伸在其之间的重布结构，所述重布结构的上部下伏于所述存储节点结构且侧向偏离上覆于所述存储节点接点的所述重布结构的下部。

实施例22：一种存储器装置，其包括：存储器控制器；行解码器，其可操作地耦合到所述存储器控制器；列解码器，其可操作地耦合到所述存储器控制器；字线，其可操作地耦合到所述行解码器；数字线，其可操作地耦合到所述列解码器；数字线，其可操作地耦合到所述列解码器；存储器胞元，其经定位成紧邻所述字线及所述数字线的交点，所述存储器胞元包括存储节点结构及电连接到所述存储节点结构的存取装置；及长形半导体柱，其可操作地耦合到所述存储节点结构存储器胞元及所述数字线，且各自包括：存储节点接触区；及数字线接触区，其侧向介于所述存储器胞元接触区之间且展现比所述存储器胞元接触区更窄的宽度。

实施例23：根据实施例22所述的存储器装置，其中所述长形半导体柱按偏离所述字线侧向延伸的方向约69度的角度侧向延伸。

实施例24：根据实施例22所述的存储器装置，其中所述长形半导体柱按偏离所述字线侧向延伸的方向约49度的角度侧向延伸。

实施例25：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括至少一个长形半导体柱，所述至少一个长形半导体柱包括：数字线接触区；及侧向位于所述数字线接触区侧翼的存储节点接触区，所述存储节点接触区中的每一者个别地展现比所述数字线接触区更大的侧向横截面积。

虽然本发明可接受各种修改及替代形式，但特定实施例已通过实例在图式中展示且已在本文中详细描述。然而，本发明不希望受限于所揭示的特定形式。确切来说，本发明将涵盖落在如通过随附权利要求书及其合法等效物定义的本发明的范围内的全部修改、等效物及替代。