一种CPU模组、CPU模组化设计方法及服务器主板

摘要

本发明提供一种CPU模组、CPU模组化设计方法及服务器主板，均包括基板和至少两个CPU，其中：各CPU均集成在基板的上端面上；各CPU之间通过UPI总线互联；各UPI总线均位于基板内；所述基板的下端面上设有用于将整个基板插接安装到主板上的插接连接件。本发明用于增加主板的可重复利用性，并用于降低主板的板内信号密度。

说明书

技术领域

本发明涉及服务器领域，具体涉及一种CPU模组、CPU模组化设计方法及服务器主板。

背景技术

随着社会科技越来越发达，到处都是关于信息数字的设备。随着资讯产品对于体积的要求越来越高，尤其是行动装置产品的尺寸朝持续微缩方向开发，都必须运用HDI(High Density Interconnect)高密度互连技术制作之载板。

高密度互连技术，为印制印刷电路板技术之一，主要使用微盲埋孔技术，是一种线路密度分布较高的印刷电路板，然而在HDI的制程中，成本较昂贵，对于现有服务器产品，尤其是在产品验证实验阶段，如果需要对CPU重工替换，在二次回焊的过程中是极为风险出现熔融坍塌现象导致整片PCB(Printed circuit board，印刷电路板)板(即主板)难以覆用。另外，以目前伺服器的架构为例，UPI是一种点对点处理器互联架构，通常作为一个系统架构的组成部分，每个UPI端口都包含24对TX引脚和24对RX引脚。一个CPU比如有四个UPI端口。因此，当有多个CPU，比如在有两个CPU、四个CPU甚至有更多CPU的架构下，UPI的信号走线是相当庞大的，同时也占用了主板上大部分的走线空间和走线层数，致使主板板内讯号密度相对较大，一定程度上影响主板内走线中信号的效能和稳定性。

为此，本发明提供一种CPU模组、CPU模组化设计方法及服务器主板，用于解决上述问题。

发明内容

针对现有技术的上述不足，本发明提供一种CPU模组、CPU模组化设计方法及服务器主板，用于增加主板的可重复利用性，并用于降低主板的板内信号密度。

第一方面，本发明提供一种CPU模组，该CPU模组包括基板和至少两个CPU；

各CPU均集成在基板的上端面上；

各CPU之间通过UPI总线互联；

各UPI总线均位于基板内；

所述基板的下端面上设有用于将整个基板插接安装到主板上的插接连接件。

进一步地，所述CPU的数量为2个或3个或4个。

进一步地，各CPU分别通过各自对应的处理器底座安装在基板上。

第二方面，本发明提供一种CPU模组化设计方法，该CPU模组化设计方法基于一个基板和至少两个CPU，包括：

将各CPU均集成在基板的上端面上；

将各CPU之间通过UPI总线互联；

将各UPI总线均集成在基板内；

在基板的下端面上设置用于将整个基板插接安装到主板上的插接连接件。

进一步地，所述CPU的数量为2个或3个或4个。

进一步地，将各CPU分别通过各自对应的处理器底座安装在基板上。

第三方面，本发明提供一种服务器主板，包括主板本体，所述主板本体上集成有以上各方面所述的CPU模组。

进一步地，所述主板本体上集成有与所述CPU模组上的插接连接件插接配合使用的插接连接件。

本发明的有益效果在于，

(1)本发明提供的CPU模组、CPU模组化设计方法及服务器主板，均包括基板和至少两个CPU，其中，各CPU均集成在基板的上端面上，各CPU之间通过UPI总线互联，各UPI总线均位于基板内，一定程度上有助于避免UPI走线对主板上走线空间及走线层数的占用，从而不仅可以把空间空出来给其他信号线使用而达到主板减层的效果，也可有助于在一定程度上避免系统主板上信号走线的干涉，继而有助于避免PCB多绕走线，即一定程度上有助于缩短主板上信号走线的距离，进而有助于降低主板的板内信号密度。

(2)本发明提供的CPU模组、CPU模组化设计方法及服务器主板，均在基板的下端面上设有用于将整个基板插接安装到主板上的插接连接件，使用时，可直接通过插接连接件将整个CPU模组插接安装到主板上，可见整个CPU模组与主板可拆卸连接，使得在进行服务器的产品验证实验阶段，有助于在需要对CPU重工替换时，直接将整个CPU模组从主板上拔下进行替换，可见一定程度上有助于增加主板的可重复利用性。

(3)本发明提供的CPU模组、CPU模组化设计方法及服务器主板，将CPU集成在基板上并将各CPU之间的UPI走线设置在基板内，可见本发明将UPI走线独立在一块板子上，从而有助于减小与其他信号或电源的干扰，继而有助于提高信号的效能和稳定性。

此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例的CPU模组的示意性结构图。

图2为本发明实施例提供的一种服务器主板的结构示意图。

其中：1-CPU,2-锡球，3-处理器底座，4-锡球，5-主板本体，6-基板，7-UPI总线，8-贯孔，9-插接连接件，10-插接连接件。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

图1是本发明一个实施例的CPU模组的示意性结构图。

如图1所示，该CPU模组包括基板6和至少两个CPU1，其中：各CPU1均集成在基板6的上端面上；各CPU1之间通过UPI总线互联；各UPI总线均位于基板6内；所述基板6的下端面上设有用于将整个基板6插接安装到主板5上的插接连接件9。

使用时，可直接通过插接连接件9将整个CPU模组插接安装到主板5(主板5上预先集成有与该CPU模组上的插接连接件配合使用的插接连接件)上。

在本实施例中,所述基板6可采用PCB板。

本发明将CPU1集成在基板6上，并将各CPU1之间的UPI走线设置在基板6内(各UPI总线均位于基板6内)，一定程度上有助于避免UPI走线对主板上走线空间及走线层数的占用，从而不仅可以把空间空出来给其他信号线使用而达到主板减层的效果，也可有助于在一定程度上避免系统主板上信号走线的干涉，继而有助于避免PCB多绕走线，即一定程度上有助于缩短主板上信号走线的距离。

另外，本发明将CPU1集成在基板6上并将各CPU1之间的UPI走线设置在基板6内，可见本发明将UPI走线独立在一块板子上，从而有助于减小与其他信号或电源的干扰，继而有助于提高信号的效能跟稳定性。

具体实现时，各CPU1之间的UPI走线设置在基板6内，各CPU1其他信号则是引各CPU1上各相关PIN脚到系统主板上进行布线。

在本实施例中，所述CPU1的数量为2个，其中，每一个CPU1均有四个UPI端口，每个UPI端口都包含24对TX引脚和24对RX引脚。

可选地，作为本发明的一个实施例，各CPU1分别通过各自对应的处理器底座3安装在基板6上。具体实现时，对于每一个CPU1，均可先通过锡球2焊接在处理器底座3上，然后再通过锡球4将CPU1的处理器底座3焊接到基板6上。

具体实现时，本说明书中所涉及的插接连接件均采用服务器的高速连接器。

插接连接件9的使用，方便更换CPU模组，不会因为重工或实验阶段，导致整块主板不能复用，降低报销的成本。

本发明提供一种CPU模组化设计方法，该CPU模组化设计方法基于一个基板6和至少两个CPU1，包括：

将各CPU1均集成在基板6的上端面上；

将各CPU1之间通过UPI总线互联；

将各UPI总线均集成在基板6内；

在基板6的下端面上设置用于将整个基板6插接安装到主板上的插接连接件。

可选地，作为本发明的一个实施例，所述CPU1的数量为2个或3个或4个。

可选地，作为本发明的一个实施例，将各CPU1分别通过各自对应的处理器底座3安装在基板6上。

如图2所示，本发明提供一种服务器主板，包括主板本体5，所述主板本体上5集成有如上所述的CPU模组。

可选地，作为本发明的一个实施例，所述主板本体5上集成有与所述CPU模组上的插接连接件9插接配合使用的插接连接件10。

本说明书中各个实施例之间相同相似的部分互相参见即可。

尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。