具有智能抗振铃电路致动的升压DC-DC转换器电路

摘要

本公开的各实施例涉及具有智能抗振铃电路致动的升压DC‑DC转换器电路。电感器和分流开关电路并联连接在输入节点和中间节点之间。第一功率晶体管连接在中间节点和接地节点之间。第二功率晶体管连接在中间节点和输出节点之间。第一功率晶体管和第二功率晶体管响应于具有导通时间和关断时间的脉冲宽度调制(PWM)驱动周期而被驱动。输入节点接收DC输入电压，并且在输出节点处生成DC输出电压。控制电路感测输入节点和输出节点，并且确定DC输入电压是否在DC输出电压的阈值电压内。响应于该确定，分流开关电路仅在PWM驱动周期的关断时间期间导通。

说明书

技术领域

实施例和实施方式涉及升压DC-DC转换器电路。

背景技术

参考图1，其示出了常规升压DC-DC转换器电路10的电路图。DC输入电压Vin被施加到输入节点12，并且电路10在输出节点14处生成DC输出电压Vout。电感器16连接在输入节点12和中间节点18之间。第一晶体管开关20(也被称为低侧开关)连接在中间节点18和接地之间。第一晶体管开关20例如可以包括n沟道功率晶体管器件，其具有连接到中间节点18的漏极端子，并且具有连接到地的源极端子。第一晶体管开关20的控制端子由脉冲宽度调制(PWM)驱动信号24驱动。第二晶体管开关26(也被称为高侧开关)连接在中间节点18和输出节点14之间。第二晶体管开关26例如可以包括n沟道功率晶体管器件，其具有连接到中间节点18的漏极端子，并且具有连接到输出节点14的源极端子。第二晶体管开关20的控制端子由与脉冲宽度调制(PWM)驱动信号24异相180°(例如，其逻辑反相)的信号30驱动。电阻性分压器34连接在输出节点14和地之间。分压器34由第一电阻器36和第二电阻器38的串联连接形成。在分压器34的电阻器36和38之间的抽头节点处生成反馈电压Vfb，反馈电压Vfb是输出电压Vout的缩放版本(scaled version)。输出电容器40连接在输出节点14与地之间。由PWM控制电路44响应于反馈电压Vfb与基准电压Vref的比较而生成PWM驱动信号24和30。

在操作中，驱动信号24被断言以将低侧晶体管20导通。这将电感器16连接在输入节点12和接地之间，并且通过电感器的电流增加。然后，驱动信号24被解除断言以将低侧晶体管20关断，并且驱动信号30被断言以将高侧晶体管26导通。然后，电感器电流放电到输出电容器40，并且输出电压Vout上升。通过电阻性分压器34感测输出电压Vout以生成反馈电压Vfb，反馈电压Vfb与基准电压Vref进行比较。Vfb和Vref之间的差(被称为误差电压)被PWM控制电路44使用，以设置断言驱动信号24以将低侧晶体管20导通的时间的长度。用于驱动晶体管20和26的PWM控制信号的一个周期由低侧晶体管20的导通时间(Ton)和随后的低侧晶体管20的关断时间(Toff)形成(其中PWM控制信号的占空比等于Ton/(Ton+Toff))。

即使在输入电压Vin的幅度处于非常接近输出电压Vout的期望幅度的水平的情况下，DC-DC转换器也应当能够维持给定的性能。这种操作对于升压DC-DC转换器至关重要；实际上，Vin越接近Vout，转换器就越难以为PWM控制信号实现较小的占空比，并且表现较差。在这些恶劣的情况下，PWM控制信号所需的占空比应当接近零，以便维持输出调节。更具体地，对于固定频率的升压DC-DC转换器，这意味着被断言以将低侧晶体管20导通的驱动信号24的导通时间(Ton)应当减小到零。不幸的是，这存在问题，因为导通时间Ton底部受限并且不能减小到零。这是由于以下事实：传播延迟、功率晶体管的导通/关断时间和死区时间是不可避免的，并且限制了导通时间Ton的最小可行值。

底部受限的导通时间Ton转换为底部受限的最小电流，在转换器操作的每个周期，该底部受限的最小电流在导通时间Ton期间累积在电感器16内部，并且在关断时间Toff期间传递到输出。这种限制导致不可避免的自然跳过行为。实际上，当输入电压Vin的电压水平非常接近输出电压Vout时，跳过模式在升压DC-DC转换器不再能够以理论上要求的小占空比操作时出现。换句话说，由于转换器不能够减小其导通时间Ton，所以最小电流累积并且然后在输出14上传递过高的最小电流，并且Vout增大。结果，转换器失调。在这些情况下，通常通过跳过一个或多个切换周期来抑制转换器动作，以便重新获得维持经调节的操作的能力。结果，当在跳过模式期间跳过切换周期时，没有电荷被传递到输出。

然而，跳过模式操作固有地产生不期望的输出纹波，该输出纹波大于升压转换器的正常操作模式(即，连续传导模式(CCM))中出现的纹波。在使用升压转换器的一些应用中，这种行为不被允许。例如，在AMOLED应用中，显示面板的正的经调节的供电由升压DC-DC转换器提供，并且这种轨上的输出纹波直接转换成显示器闪烁。因此，必须最小化输出纹波。因此，DC-DC升压转换器必须保持在连续传导模式中，并且必须避免跳过模式。

该问题的第一种可能的解决方案是改为对DC-DC转换器使用降压-升压拓扑。这将解决与跳过模式相关的问题，并且当Vin接近Vout时，将会将转换器始终维持在CCM模式中。但是，在许多应用中使用降压-升压拓扑要付出不可接受的代价：电路拓扑需要更多的功率晶体管器件，更复杂，需要更大的硅面积以获得可比的效率，并且会经历通过功率晶体管器件的更高电流泄漏。

第二种可能的解决方案是利用不同的控制方案。例如，可以改变和降低DC-DC频率，以便实现较小的占空比(例如，恒定导通时间(COT)控制、脉冲频率调制(PFM)等)。由于客户的要求，这种备选解决方案并非总是可行。实际上，在一些应用中，客户明确要求使用固定频率的升压DC-DC转换器(具有严格规定的工作频率)，并且在那些情况下，备选控制方案不是选项。

发明内容

在一个实施例中，一种电路包括：电感器；第一功率晶体管；其中电感器和第一功率晶体管串联连接在DC电源节点和接地节点之间；分流开关电路，与电感器并联连接；脉冲宽度调制(PWM)驱动电路，被配置为利用具有导通时间和关断时间的PWM驱动信号来驱动第一功率晶体管的控制端子；以及控制电路，被配置为感测在DC电源节点处的输入电压，并且被配置为响应于所感测的输入电压的水平并且仅在PWM驱动信号的关断时间期间，将分流开关电路导通。

在一个实施例中，控制电路被配置为接收PWM驱动信号，感测DC电源节点处的输入电压与DC输出节点处生成的输出电压之间的差，并响应于所感测的差的水平以及当接收到的PWM驱动信号处于关断时间时导通分流开关电路，以便将电感器在关断时间器件输出的电感器电流的一部分通过分流开关电路传递回到DC电源节点。

在一个实施例中，一种电路包括：电感器，连接在输入节点和中间节点之间；第一功率晶体管，连接在中间节点和接地节点之间，所述第一功率晶体管在脉冲宽度调制(PWM)驱动周期的导通时间期间导通；第二功率晶体管，连接在中间节点和输出节点之间，所述第二功率晶体管在PWM驱动周期的关断时间期间导通；分流开关电路，在输入节点和中间节点之间与电感器并联连接；其中输入节点接收DC输入电压，并且在输出节点处生成DC输出电压；以及控制电路，被配置为感测输入节点和输出节点，并且确定DC输入电压是否在DC输出电压的阈值电压内，并且响应于该确定，仅在PWM驱动周期的关断时间期间将分流开关电路导通。

附图说明

通过检查对完全非限制性实施例和实施方式的详细描述以及附图，本发明的其他优点和特征将变得明显，其中：

图1是常规升压DC-DC转换器电路的电路图；

图2是根据本发明的一个实施例的升压DC-DC转换器电路的电路图；

图3A至图3B是一个示例分流开关的电路图；以及

图4是根据本发明的另一个实施例的升压DC-DC转换器电路的电路图。

具体实施方式

现在参考图2，其示出了根据本发明的一个实施例的DC-DC转换器电路100的电路图。DC输入电压Vin被施加到输入节点12，并且电路10在输出节点14处生成DC输出电压Vout。电感器16连接在输入节点12和中间节点18之间。分流开关15也连接在输入节点12和中间节点18之间并且与电感器16并联。分流开关15例如可以包括n沟道功率晶体管器件，其具有连接到中间节点18的漏极端子，并且具有连接到输入节点12的源极端子(例如，参见图3A)。备选地，分流开关15可以包括在输入节点12和中间节点18之间串联连接的多个功率晶体管器件(例如，参见图3B，其示出了两个n沟道功率晶体管器件的串联连接的使用)。

第一晶体管开关20(也被称为低侧开关)连接在中间节点18和接地之间。第一晶体管开关20例如可以包括n沟道功率晶体管器件，其具有连接到中间节点18的漏极端子，并且具有连接到接地的源极端子。第一晶体管开关20的控制端子由脉冲宽度调制(PWM)驱动信号24驱动。第二晶体管开关26(也被称为高侧开关)连接在中间节点18和输出节点14之间。第二晶体管开关26例如可以包括n沟道功率晶体管器件，其具有连接到中间节点18的漏极端子，并且具有连接到输出节点14的源极端子。第二晶体管开关20的控制端子由与脉冲宽度调制(PWM)驱动信号24异相180°(例如，其逻辑反相)的信号30驱动。

电阻性分压器34连接在输出节点14和接地之间。分压器34由第一电阻器36和第二电阻器38的串联连接形成。在分压器34的电阻器36和38之间的抽头节点处生成反馈电压Vfb，反馈电压Vfb是输出电压Vout的缩放版本。

PWM控制电路44响应于反馈电压Vfb与基准电压Vref的比较而生成PWM驱动信号24和30。

输出电容器40连接在输出节点14和接地之间。

电阻性分压器17连接在输入节点12和接地之间。分压器17由第一电阻器19和第二电阻器21的串联连接形成。在分压器17的电阻器19和21之间的抽头节点处生成电压Vinsc，电压Vinsc是输入电压Vin的缩放版本。

电阻性分压器23连接在输出节点14和接地之间。分压器23由第一电阻器25和第二电阻器27的串联连接形成。在分压器23的电阻器25和27之间的抽头节点处生成电压Voutsc，电压Voutsc是输出电压Vout的缩放版本。在一个实施例中，相同的电阻性分压器可以用于生成Vfb和Voutsc，并且在这种情况下，Vfb＝Voutsc。备选地，具有多个抽头节点的单个电阻性分压器可以用于生成Vfb和Voutsc。

电压比较器电路31(具有迟滞电压Vhyst)具有接收缩放的输入电压Vinsc的第一(非反相)输入，并且具有接收缩放的输出电压Voutsc的第二(反相)输入。电压比较器电路31用于将缩放的输入电压Vinsc与缩放的输出电压Voutsc进行比较，并且根据该比较来确定缩放的输入电压Vinsc与缩放的输出电压Voutsc之间的差是否小于迟滞电压Vhyst(即，Vinsc-Voutsc

在操作中，驱动信号24被断言，以针对时间Ton的持续时间将低侧晶体管20导通。这将电感器16连接在输入节点12和接地之间，并且通过电感器的电流IL增加。然后，驱动信号24被解除断言，以将低侧晶体管20关断，并且驱动信号30被断言，以针对时间Toff的持续时间将高侧晶体管26导通。然后，电感器电流随着递送到输出电容器40的电流Iout而放电，并且输出电压Vout上升。通过电阻性分压器34感测输出电压Vout以生成反馈电压Vfb，该反馈电压与基准电压Vref进行比较。Vfb和Vref之间的差(被称为误差电压)被PWM控制电路44使用，以相对于PWM控制信号的周期(由Ton和Toff之和给出)，设置断言驱动信号24以将低侧晶体管20导通的时间(即，时间(Ton))的长度。

电压比较器电路31将输入电压Vin与输出电压Vout进行比较(通过对由分压器17和23生成的缩放的输入电压Vinsc和缩放的输出电压Voutsc的比较)。如果输入电压Vin处于输出电压Vout的阈值电压Vth内的水平，则电压比较器电路31的输出35被断言为逻辑高(因为缩放的输入电压Vinsc和缩放的输出电压Voutsc之间的差为小于迟滞电压Vhyst)。当信号30(它是脉冲宽度调制(PWM)驱动信号24的逻辑反相)在导通时间Ton结束处(该时间段对应于转换器的关断时间(Toff))同时被断言为逻辑高，则逻辑与门33会将信号39驱动为逻辑高，以将分流开关15导通，并且允许分流电流Ish从中间节点18流向输入节点12。该电流Ish减去被递送到负载电容器40的电流Iout(Iout＝IL-Ish)。被致动的分流开关15的操作有效地将电感器16中累积的电流的一部分引回到输入节点12。分流电流Ish的幅度由Ish＝(Vout-Vin)/Ron给出，其中Ron是中间节点18到输入节点12之间的电阻性电路连接(例如，被致动的晶体管的源极-漏极路径)的导通电阻。

在连续传导模式(CCM)中，正常操作是：在导通时间Ton期间，通过闭合低侧开关晶体管20来在Vin处对电感器16充电，然后在关断时间Toff期间，通过断开低侧开关晶体管20并且闭合高侧开关晶体管26，将电感器16放电到Vout，以将电流Iout递送到负载电容器40。在Vin处于接近Vout的水平的情况下，对占空比进行调整，并且导通时间减少。出于本文其他地方讨论的原因，不可能将导通时间Ton驱动到0。在关断时间Toff期间(即，在电感器16放电阶段期间)，分流开关15的致动允许电感器16内部累积的电流IL通过开关26放电到输出节点14(如通常的那样)作为电流Iout，以及通过开关15放电回到输入节点12作为电流Ish。结果，升压DC-DC转换器100被迫维持较大的导通时间Ton(即，在电感器16的充电阶段期间)，以便累积将Vout维持在调节中所需的额外电流。

分流开关15响应于输入电压Vin在输出电压Vout的阈值电压Vth内的致动支持升压DC-DC转换器100在CCM中针对宽的多的电压范围的连续操作。结果，不期望的跳过模式行为被减轻和延迟(并且甚至可能被完全避免)。分流开关15的设计和缩放对器件的导通电阻(Ron)进行设置，以确保对于输出电压Vout和输入电压Vin之间的期望差，保证CCM操作。

当分流开关15被致动时，来自中间节点18的电流Ish的虹吸有效地等同于向转换器100增加额外的负载。有利地，附加的负载在输入节点12上，而不是在输出节点14上，并且出于该原因，转换器100的效率受分流开关15的致动影响最小。实际上，在关断时间Toff期间，通过分流电流Ish，累积的额外电感器电流IL被恢复回到处于输入电压Vin的输入节点12，并且因此未被浪费，而是被有效地循环利用。

通常，由于对于给定的输入电压Vin和输出电压Vout，转换器100不被推动在其下限处或用于电感器充电的导通时间(Ton)的最小值处工作，因此转换器100的动态性能被提高。

如果分流开关15的导通电阻(Ron)相对较低(诸如，如果开关15被实施成单个大功率晶体管器件的情况)，则分流开关15通过信号39的致动可能干扰DC-DC转换器100的操作，并且导致输出电压Vout的不期望的瞬变。如果分流开关15被缩放为使分流电流Ish与负载电流IL相比有较大幅度，则尤其如此。为了解决这个问题，图4示出了针对转换器100’的备选实施例的电路图。图4的转换器100’与图2中的转换器100的不同之处在于，在分流开关15’的实施方式方面具有可变的导通电阻(Ron_var)。分流开关15’由在输入节点12和中间节点18之间彼此并联连接的多个(在该情况下，n个)开关电路15-1至15-n形成，分流开关15’还与电感器16并联连接。例如，分流开关15’的每个开关电路15-1、15-n可以包括诸如由图3A或图3B所示的电路，并且在被致动时还具有导通电阻(Ron)。

图4的转换器100’还在逻辑电路的实施方面与图2中的转换器100不同，该逻辑电路被配置为数字控制电路33’，数字控制电路33’操作以生成多个(在该情况下，n个)控制信号39’，以用于单独控制可变电阻分流开关15’的开关电路15-1至15-n的致动。对开关电路15-1至15-n的单独致动的控制允许设置分流开关15’的可变导通电阻(Ron_var)。作为非限制性示例，考虑其中开关电路15-1至15-n是具有基本相同导通电阻的匹配晶体管的电路架构：如果仅单个开关电路15被致动，则导通电阻Ron_var等于该被致动的开关电路15的导通电阻Ron；相反，如果两个开关电路15被致动，则导通电阻Ron_var等于导通电阻Ron的一半；相反，如果三个开关电路15被致动，则导通电阻Ron_var等于导通电阻Ron的三分之一。然而，更一般而言，电路架构的设计者可以利用具有不同导通电阻的开关电路15-1至15-n。因此，将理解，对于由数字控制电路33’致动的每个附加开关电路15-1至15-n，分流开关15’的可变导通电阻Ron_var以已知且可控制的方式减小。

响应于电压比较器电路31的输出35的断言逻辑高(当缩放的输入电压Vinsc与缩放的输出电压Voutsc之间的差小于迟滞电压Vhyst时)，数字控制电路33’被启用以进行操作。响应于被信号35启用，数字控制电路33’将响应于从PWM驱动控制器44输出的信号30而生成控制信号39’(在导通时间Ton结束之后的关断时间Toff期间)。以顺序致动(即导通)n个开关电路15-1至15-n的方式生成控制信号39’。结果，用于分流开关15’的可变导通电阻Ron_var从无限电阻(或开路情况)逐渐减小到单个开关电路15的导通电阻(例如，Ron)，并且进一步通过一个或多个步骤终止于并联的n个开关电路15的导通电阻(例如，Ron/n)。

响应于电压比较器电路31的输出35的逻辑低值(在缩放的输入电压Vinsc和缩放的输出电压Voutsc之间的差大于迟滞电压Vhyst时)，数字控制电路33’的操作被禁用。响应于被信号35禁用，数字控制电路33’将响应于从PWM驱动控制器44输出的信号30而生成控制信号39’(在导通时间Ton结束之后的关断时间Toff期间)。以将n个开关电路15-1至15-n顺序地解除致动(即，关断)的方式生成控制信号39’。结果，分流开关15’的可变导通电阻Ron_var从并联的n个开关电路15的导通电阻(例如，Ron/n)逐渐增加，并且进一步通过一个或多个步骤到达单个开关电路15的导通电阻(即Ron)，然后到达无限电阻(或开路情况)。

由PWM驱动控制器44生成的PWM控制信号的一个或多个切换周期可以在可变导通电阻Ron_var的逐渐减小/增大的连续步骤之间出现，该逐渐减小/增大通过n个开关电路15-1至15-n中的各个开关电路的选择性致动/解除制动进行。作为这种情况的一个示例：一个开关15可以在PWM驱动信号的第一周期中通过控制信号39’被致动/解除致动，第二、第三和第四个紧随其后的周期出现，而控制信号39’没有改变，然后下一个开关15可以在PWM驱动信号的第五个紧随其后的周期被致动/解除致动。

将注意到，由于数字控制电路33’的操作，分流开关15’的可变导通电阻Ron_var的逐渐减小/增大将有利地导致更急剧的行为并且导致输出电压Vout上的不期望的瞬变的避免。

与现有技术的解决方案相比，图2和图4的分流开关15、15’解决方案的使用呈现以下优点：a)转换器100、100’的性能以最小努力的实施方式被增强，并且在不使用跳过模式的情况下，升压DC-DC在较高的输入电压Vin下能够保证高性能；b)分流开关15、15’以所提出的方式的致动对转换器100、100’的整体效率的影响可忽略；具体地，对效率的影响非常低、可忽略，并且限于用于驱动分流开关15、15’的焦耳损耗和切换损耗；c)在电路面积消耗方面，相对于等效的通用/常用/标准架构(例如，参见图1)，差异可忽略；d)在一些电路实施方式中，分流开关15、15’已经针对不同目的而被部署在DC-DC转换器中，作为防振铃(即振铃消除器)开关，该开关在其他功能模式下抑制节点18处的振铃(例如，在非连续传导模式(DCM)中，参见例如美国专利号8169198(通过引用并入)的图7)，因此对于附加地使用由不同电路(附图标记17、23、31、33、33’)驱动的分流开关来解决Vin处于接近Vout的水平时的问题，所添加的系统复杂度最小；以及e)电路实施方式不需要修整行动(即，不需要实施最终的校准或调谐，例如，当芯片从制造厂出来时，通过要遵循的校准或调谐程序进行)。

尽管已经在附图和前面的描述中详细地图示和描述了本发明，但是这种图示和描述被认为是说明性或示例性的而非限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的发明时可以理解和实现所公开的实施例的其他变型。