基于性能需求的动态存储器地址写入策略转变

摘要

本申请案涉及基于性能需求的动态存储器地址写入策略转变。本发明揭示涉及基于性能需求动态地调整写入策略的存储器操作的系统及方法。在一个实施例中，一种示范性方法可包括：监测与所调度的编程操作有关的存储器性能参数；基于监测到的所述存储器性能参数选择写入策略；执行经配置以在第一寻址方案与第二寻址方案之间切换的存储器控制过程；及使用所述第一寻址方案来对所述编程操作的第一超页进行编程，且使用所述第二寻址方案来对所述编程操作的第二超页进行编程。

说明书

技术领域

本发明大体来说涉及半导体存储器，且更确切来说涉及用于通过基于性能需求动态 地调整写入策略来改进存储器操作的系统及方法。

背景技术

在现代受管理NAND系统或SSD(固态驱动器)中，无法逐个地(下部页/上部页/额外页/顶部页)对TLC(三电平单元)及QLC(四电平单元)NAND页进行写入或编程。因此， FW可通过在进行其它操作之前将所有页提供到一个NAND来改变跨越不同裸片的数据 布局，或在页之前改变NAND(例如，首先是每通道的所有裸片上的下部页，后续接着上 部页，然后额外页，然后顶部页)。这两种编程方式之间的某些优点及缺点在于在写入之 后出现的稍后读取性能、缓冲写入数据(以及缓冲读取数据)所需的SRAM资源以及于在 完成一个完整的字线或编程遍次之前系统进入休眠的情况下所需的填充量。

此外，与正在被写入的大文件及所述大文件的后续读取操作有关的系统性能和所期 望的对这些文件的要求之间具有相关性。在此，举例来说，就以通道快速方式或裸片快速方式写入文件而言，通常在大文件对小文件、高吞吐量对低吞吐量及/或高队列深度对低队列深度方面各具有不同的优点及缺点。

所揭示实施例例如通过在编程操作期间基于性能需求动态地调整写入策略(在运行 中)来改进存储器操作，及/或以其它方式解决现有半导体存储器的上述缺陷及其它缺陷。

发明内容

在一个方面中，本发明涉及一种存储器操作的方法，所述方法包括：监测与待调度的编程序列相关联的存储器性能参数；基于所监测到的所述存储器性能参数动态地选择写入策略，所述写入策略包括第一寻址方案及第二寻址方案；执行存储器控制过程，所 述存储器控制过程包含在单个编程序列期间使用所述第一寻址方案及所述第二寻址方 案两者将数据写入到存储器，及针对待写入的每一超页在所述第一寻址方案与所述第二 寻址方案之间进行切换；及使用所述第一寻址方案对所述编程序列的第一超页进行编 程，且使用所述第二寻址方案对所述编程序列的第二超页进行编程。

在另一方面中，本发明涉及一种存储器操作的方法，所述方法包括：经由在存储器装置外部的固件组件监测与将由所述存储器装置实行的编程序列相关联的存储器性能 参数；由至少一个处理器基于所监测到的所述存储器性能参数动态地选择写入策略，所 述写入策略包括第一寻址方案及第二寻址方案；执行存储器控制过程，所述存储器控制 过程包含在单个编程序列期间经由所述第一寻址方案及所述第二寻址方案两者将数据 写入到存储器，及针对待写入的每一超页在寻址方案之间进行切换；及通过所述第一寻 址方案的裸片快速型式对所述编程序列的第一超页进行编程，且通过所述第二寻址方案 的通道快速型式对所述编程序列的第二超页进行编程。

在另一方面中，本发明涉及一种存储器系统，其包括：包括一或多个存储器阵列的存储器装置、输入/输出控制电路系统及控制逻辑电路系统；至少一个处理器，其耦合到 所述输入/输出控制电路系统及所述控制逻辑电路系统，其中所述至少一个处理器(i)从所述输入/输出控制电路系统接收关于所述存储器装置的状态信息，及(ii)产生传输到所述控制逻辑电路系统的控制信号；固件，其耦合到所述至少一个处理器，包括大写入检测 器、主机带宽检测器、主机队列深度检测器及耐久性监测器中的至少一者，所述固件经 配置以监测存储器性能参数中的一或多者；其中所述至少一个处理器经配置以：基于所 监测到的所述存储器性能参数选择用于将数据写入到所述一或多个存储器阵列的写入 策略，其中所述写入策略包含第一寻址方案及第二寻址方案；及提供使所述控制逻辑电 路系统在所述第一寻址方案与所述第二寻址方案之间切换的存储器控制指令；其中基于 所述存储器控制指令，所述存储器装置经配置以针对单个编程序列的连续超页而在寻址 方案之间进行切换。

附图说明

从附图中所图解说明的实施例的以下说明将明了本发明的前述及其它目标、特征及 优点，在附图中参考字符贯穿各个视图指代相同的零件。所述图式未必按比例绘制，而将重点放在图解说明本发明的原理上。

图1A是根据本发明的一些实施例的存储器系统的简化框图。

图1B是根据本发明的一些实施例的与处理器及固件通信的存储器的简化框图，所述 存储器是存储器系统的一部分。

图2是根据本发明的一些实施例的呈存储器装置200形式的设备的简化框图。

图3是图解说明与本发明的一些实施例一致的示范性三电平存储器单元的图表。

图4是图解说明根据本发明的一些实施例的存储器操作的示范性方法的流程图。

图5是根据本发明的一些实施例的用于写入策略寻址的说明性布局的图表，其展示 裸片快速编程的实例。

图6是根据本发明的一些实施例的用于写入策略寻址的说明性布局的图表，其展示 页快速编程的实例。

具体实施方式

在例如受管理多电平NAND系统或SSD等半导体存储器中，可例如通过每通道的每一裸片或通过每一通道来逐个地对三电平单元(TLC)及四电平单元(QLC)页进行写入或 编程。如上文所指示，两种技术各有优点及缺点。根据本文中的创新，通过检测所需的 主机吞吐量及写入性能，可使用两种方法将数据布局到页/裸片/通道中，与此同时以动 态(在运行中)方式在这两种方法之间进行切换。如下文进一步阐释，所揭示技术的各个 方面可将各种存储器性能参数及/或所写入并在稍后读取的大文件所要求的系统性能的 相关性考量在内。举例来说，针对大文件或高吞吐量或高队列深度，可以通道快速方式 写入数据。针对小文件或低吞吐量或低队列深度，尤其是针对诸多休眠状态的型式，则 可在下一超页上将编程型式改变为裸片快速方式。

图1A图解说明包含主机105及存储器装置110的实例性系统101。一或多个处理器130、固件140及缓冲区150也包含在系统101内，且这些组件可以是离散的、位于主机105、存储器装置110内或与主机105、存储器装置110相关联及/或分布在这些位置中的两者或多于两者之间。主机105可包含主机处理器、中央处理单元或者一或多个其它装置、处 理器或控制器。存储器装置110可包含通用快闪存储(UFS)装置、嵌置式MMC(eMMC) 装置或者一或多个其它存储器装置。主机105与存储器装置110可使用通信接口(I/F)115 (例如，双向并行或串行通信接口等)进行通信。

在实例中，存储器装置110可包含UFS装置，且通信接口115可包含例如在一或多个联合电子装置工程理事会(JEDEC)标准(例如JEDEC标准D223D(JESD223D)，通常被称为JEDEC UFS主机控制器接口(UFSHCI)3.0等)中定义的串行双向接口。在另一实例中，存 储器装置110可包含eMMC装置，且通信接口115可包含例如在一或多个JEDEC标准(例 如，JEDEC标准D84-B51(JESD84-A51)，通常被称为JEDEC eMMC标准5.1等)中定义的 一定数目个并行双向数据线(例如，DAT[7:0])以及一或多个命令线。在其它实例中，存 储器装置110可包含一或多个其它存储器装置，或通信接口115可包含一或多个其它接 口，具体接口根据主机105及存储器装置110而定。

主机105及存储器装置110中的每一者可包含：一定数目个接收器或驱动器电路，其 经配置以经由通信接口115发送或接收信号；或接口电路，例如数据控制单元；取样电路；或其它中介电路，其经配置以处理所传达的数据，或以其它方式处理从通信接口115 接收的数据以供主机105、存储器装置110或者一或多个其它电路或装置使用。

存储器装置110可包含：存储器阵列(例如，一或多个存储器单元阵列(例如，NAND快闪存储器阵列)或者一或多个其它存储器阵列)、存储器控制器，且在某些实施例中包 含位于存储器阵列与存储器控制器之间的接口电路系统，接口电路系统一些实例下文结 合图1B加以阐释。在某些实施例中，存储器阵列可包含一定数目个存储器裸片，每一存 储器裸片具有与存储器控制器分离的控制逻辑。存储器控制器可包含特殊应用集成电路(ASIC)、现场可编程门阵列(FPGA)或者经布置或编程以管理往来于存储器阵列或在存储器阵列内的数据传送或数据操作的一或多个其它处理电路。

图1B是根据本发明的某些实施例的示范性存储器电路系统或呈存储器(例如，存储 器装置100)形式的电子系统的简化框图，所述存储器电路系统或电子系统与呈处理器130 形式的第二设备以及呈固件形式的第三设备进行通信。电子系统的一些实例包含个人计 算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器、 交通工具、无线装置、蜂窝式电话等。处理器130可以是存储器控制器或其它外部主机 装置，在一些实施例中处理器130可以是例如在存储器装置100外部的控制器。

存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行 的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列的存储器单元通常选 择性地连接到同一数据线(通常被称为位线)。单个存取线可与一个以上存储器单元逻辑 行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未展示)能够被编程为至少两种数据状态中的一者。

提供行解码电路系统108及列解码电路系统110以对地址信号进行解码。接收地址信 号并进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路 系统112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器 装置100的输出。地址寄存器114与I/O控制电路系统112及行解码电路系统108以及列解码 电路系统110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112 及控制逻辑116通信以锁存传入命令。

控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单 元阵列104的存取且为处理器130产生状态信息，即控制逻辑116经配置以根据本文中所描述的实施例实行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116 与行解码电路系统108及列解码电路系统110通信以响应于地址而控制行解码电路系统 108及列解码电路系统110。

控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118按照控制逻辑116的 引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时 暂时地存储数据。在编程操作(例如，写入操作)期间，将数据从高速缓冲寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着将来自I/O控制电路系统112的新数据锁存于高速缓冲寄存器118中。在读取操作期间，将数据从高速缓冲寄存器118传递 到I/O控制电路系统112以供输出到外部处理器130；接着将新数据从数据寄存器120传递 到高速缓冲寄存器118。状态寄存器122与I/O控制电路系统112及控制逻辑116通信以锁存 状态信息以供输出到处理器130。

数据解码器电路系统126可先对从存储器单元器阵列104读取的原始数据值进行解 码，再输出所述数据。举例来说，数据解码器电路系统126可对数据数字的数目大于用户数据的数字数目的原始数据进行解码。即，原始数据可含有例如表示用户数据的硬数 据以及例如表示关于所述存储器单元的额外信息的软数据。数据解码器电路系统126针 对给定存储器单元的输出可具有与用户数据的数字数目对应的数据数字数目。尽管在图 1B中描绘数据解码器电路系统126被定位成与高速缓冲寄存器118及I/O控制电路系统 112呈示范性关系，但数据解码器电路系统126可具有不同的配置及/或定位，例如放置在 存储器单元器阵列104与I/O控制电路系统112之间的数据路径的其它位置中。举例来说， 数据解码器电路系统126可以是数据寄存器120的一部分。

数据解码器126可与易失性存储器128通信。易失性存储器128可包含静态随机存取 存储器(SRAM)。易失性存储器128可含有可由数据解码器126使用的信息。数据解码器126及易失性存储器128可进一步与控制逻辑116通信。

存储器装置也可包含温度检测器129(例如，温度检测电路系统)，温度检测器129经 配置以例如经由控制逻辑116及IO控制电路系统112中的一者或两者将反馈提供给处理器130及/或固件140，以潜在地促成是否在裸片快速编程或通道快速编程之间进行切换的决策。此温度检测器129可传达信息，例如温度升高或降低、温度改变速率及/或是否正 接近或已达到某些温度或峰值(例如，高温度峰值)。在此，在一个实例中，如果存储器 的温度正在升高，那么可利用此温度数据来将写入策略切换到在越来越少的通道中进行 写入的策略，以减少热量产生及峰值功率。

存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述 控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、 读取启用RE#及写入保护WP#。可根据存储器装置100的性质经由控制链路132进一步接 收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从 处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)，且经由I/O总线134将数据输出到处理器130。

举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路系统112处接收 命令，并将所述命令写入到命令寄存器124中。经由输入/输出(I/O)总线134的I/O引脚[7:0] 在I/O控制电路系统112处接收地址，并将所述地址写入到地址寄存器114中。经由8位装 置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路系统 112处接收数据，并将所述数据写入到高速缓冲寄存器118中。随后将所述数据写入到数 据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓 冲寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(I/O) 引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。

除提供其它存储器控制功能性之外，固件140可包括涉及监测存储器性能参数的各 种任选子组件。在此，举例来说，固件140可包括写入检测器142、主机带宽检测器144、主机队列深度检测器146及耐久性监测器148。写入检测器子组件142可经配置以监测所 关注的或与编程操作相关的写入数据，例如大写入、小写入、符合已知或已获悉型式的 写入以及其它格式的写入数据。主机带宽或吞吐量检测器144可经配置以监测所关注的 或与编程操作相关的主机带宽状况。在此，举例来说，当检测到主机具有高的带宽或吞 吐量时，处理器130可指示存储器装置使用裸片快速寻址技术。主机队列深度检测器146 可经配置以监测主机队列中所含有的待写入数据的深度或跨度。此外，也可包含耐久性 监测器148以监测存储器阵列已经历的编程/擦除循环的数量。固件140可例如经由I/O总 线134耦合到至少一个处理器130，以将所监测的存储器性能参数提供给处理器130。

使用与待调度的编程序列相关联的各种信息(包含所监测的存储器性能参数)，处理 器130经配置以选择写入策略，所述写入策略可包含对存储器进行编程的型式。在此，写入策略指代用于将数据写入到一或多个存储器阵列的型式及/或规则。在一些实施例中，写入策略及/或此编程型式可经配置以指示存储器装置使用第一寻址方案(例如，经 配置以进行裸片快速存储器写入的寻址方案)或第二寻址方案(例如，经配置以进行通道 快速存储器写入的寻址方案)来写入数据。虽然在一些实施例中处理器可仅含有两个此寻 址方案，但其也可含有诸多其它寻址方案，例如基于所监测到的参数及/或与待写入数据 有关的任何相关规则以更优(例如，高效等)的方式为存储器操作提供指令的各种寻址方 案。在一些实施例中，处理器130可将指令提供给存储器装置以执行存储器控制过程， 所述存储器控制过程经配置以在针对单个编程序列的方案中的两者或多于两者之间切 换，例如在第一寻址方案与第二寻址方案之间切换。如此，本发明实施方案可包含或涉 及存储器控制过程，所述存储器控制过程为单个编程序列的连续超页指派不同的寻址方 案，而不是针对每一整个编程序列仅使用一种类型的寻址方案(例如，仅裸片快速或仅通 道快速等)。因此，在一些实施例中，存储器装置可经配置以执行经由第一寻址方案使用 裸片快速写入对一或多个存储器阵列的第一超页进行编程且经由第二寻址方案使用通 道快速写入对第二超页进行编程的写入策略及/或存储器控制过程。如本文中所使用， “超页”指代大小比单页大的存储器页，且通常由多个单页构成，可在对一或多个NAND 裸片的单个并行操作中被编程。

所属领域的技术人员将了解，可提供额外电路系统及信号，且图1B的存储器装置100 已予以简化。应认识到，可不必将参考图1B所描述的各个块组件的功能性隔离以区分集 成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于实行图1B的一个以上块组件的功能性。另一选择为，集成电路装置的一或多个组件或组 件部分可经组合以实行图1B的单个块组件的功能性。

另外，虽然根据用于接收及输出各种信号的普遍惯例描述特定I/O引脚，但应注意， 可在各种实施例中使用I/O引脚的其它组合或数目。

图2展示呈包含非易失性存储器单元的存储器装置200形式的设备的框图。根据本文 中所描述的一些实施例，这些存储器单元可具有集成在同一集成电路(IC)芯片中的混合 存储器单元类型。存储器装置200可包含存储器阵列(或多个存储器阵列)201，存储器阵列201含有存储器单元210及285。在存储器装置200的物理结构中，存储器单元210及285 可被垂直地(例如，堆叠在彼此上方)布置在存储器装置200的衬底上方(例如，包含存储 器装置200的IC芯片的半导体衬底)。存储器单元210及285可包含非易失性单元。存储器 单元210及285可具有不同的非易失性存储器单元类型。举例来说，存储器单元210可包 含浮动栅极存储器单元、电荷陷获存储器单元或其它类型的非易失性存储器单元。存储 器单元285可包含铁电存储器单元、相变存储器单元、电阻式存储器单元、导通电桥存 储器单元及自旋转移力矩磁性随机存取存储器(STT-MRAM)单元或其它类型的非易失 性存储器单元。

如图2中所展示，存储器单元210及285可被布置成块(存储器单元块)，例如块290及 291。块290及291中的每一者可包含子块。举例来说，块290可包含子块290

如图2中所展示，存储器装置200可包含存取线(其可包含字线)250及数据线(其可包 含位线)270。存取线250可载送信号(例如，字线信号)WL0到WLm。数据线270可载送信 号(例如，位线信号)BL0到BLn。存储器装置200可使用存取线250来选择性地存取块290 及291的子块290

存储器装置200可包含用以接收线(例如，地址线)203上的地址信息(例如，地址信号) ADDR的地址寄存器207。存储器装置200可包含可对来自地址寄存器207的地址信息进行 解码的行存取电路系统208及列存取电路系统209。基于已解码地址信息，存储器装置200 可确定在存储器操作期间存取块290及291的哪一子块的哪一存储器单元210。存储器装 置200可实行读取操作以读取(例如，感测)存储器单元210中的信息(例如，先前存储的信 息)，或实行写入(例如，编程)操作以将信息存储(例如，编程)在存储器单元210中。存储器装置200可使用与信号BL0到BLn相关联的数据线270，以提供将存储在存储器单元210 中的信息或获得从存储器单元210读取(例如，感测)的信息。存储器装置200也可实行擦 除操作以从块290及291中的一些或所有存储器单元210擦除信息。

存储器装置200可包含存储器控制单元218(其可包含组件，例如状态机(例如，有限 状态机)、寄存器电路及其它组件)，存储器控制单元218经配置以基于线204上的控制信号来控制存储器装置200的存储器操作(例如，读取、写入及擦除操作)。存储器控制单元218也可包含一或多个子组件及/或实行其它组件(例如处理器130、固件140及/或缓冲区150，包含任何分布式组件或其子组件)的功能性。线204上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号CE#、写入启用信号WE#)以指示存储器装 置200可实行哪一操作(例如，读取、写入或擦除操作)。

存储器装置200可包含感测与缓冲电路系统220，感测与缓冲电路系统220可包含组 件，例如感测放大器及页缓冲区电路(例如，数据锁存器)。感测与缓冲电路系统220可对来自列存取电路系统209的信号BL_SEL0到BL_SELn做出响应。感测与缓冲电路系统220 可经配置以确定(例如，通过感测)从块290及291的存储器单元210(例如，在读取操作) 读取的信息的值，且将信息的值提供给线(例如，全局数据线)275。感测与缓冲电路系 统220也可经配置以使用线275上的信号，以基于线275上的信号(例如，在写入操作期间) 的值(例如，电压值)来确定将存储(例如，编程)在块290及291的存储器单元210中(例如， 在写入操作期间)的信息的值。

存储器装置200可包含用以在块290及291的存储器单元210与线(例如，I/O线)205之 间交换信息的输入/输出(I/O)电路系统217。线205上的信号DQ0到DQN可表示从块290及291的存储器单元210读取或存储在块290及291的存储器单元210中的信息。线205可包含存储器装置200内的节点或可驻存有存储器装置200的封装上的引脚(或焊球)。在存储器装置200外部的其它装置(例如，存储器控制器或处理器)可通过线203、204及205与存储 器装置200通信。

存储器装置200可接收供应电压，包含供应电压Vcc及Vss。供应电压Vss可在接地电 势(例如，具有大约零伏的值)下操作。供应电压Vcc可包含从外部电源(例如，电池或交流/直流(AC-DC)转换器电路)供应到存储器装置200的外部电压。

存储器单元210中的每一者可经编程以存储表示位的一小部分的值、或单个位的值、 或多个位(例如两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元210中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单 个位有时称为单电平单元。在另一实例中，存储器单元210中的每一者可经编程以存储 表示多个位的值的信息，例如两个位的四个可能值“00”、“01”、“10”及“11”中 的一者；三个位的八个可能值“000”、“001”、“010”、“001”、“100”、“101”、 “110”及“111”中的一者；或另一数目的多个位的其它值中的一者。具有存储多个位 的能力的单元有时称作多电平单元(或多状态单元)。

存储器装置200可包含非易失性存储器装置，使得在电力(例如，电压Vcc、Vss或这两者)与存储器装置200断开连接时存储器单元210及285仍可保存其上存储的信息。举例来说，存储器装置200可以是快闪存储器装置，例如NAND快闪存储器(例如，3维(3-D) NAND)或NOR快闪存储器装置；或另一种存储器装置，例如可变电阻存储器装置(例如， 相变存储器装置或电阻式RAM(随机存取存储器)装置)。所属领域的技术人员可认识到， 存储器装置200可包含其它组件，图2中未加以展示所述其它组件以免使本文中所描述的 实例性实施例模糊。

在存储器装置200中，存储器单元210可经配置以存储信息(例如，用户数据)。在一些实施例中，存储器单元285可不被配置成永久地存储例如用户信息等信息，但其在将 信息(例如，用户数据)存储在存储器单元210中的操作(例如，写入操作)期间可被存储器 装置200用作暂时性存储单元，以改进存储器装置200的操作。

存储器装置200的至少一部分可包含结构且实行操作，所述结构及操作与本文中别 处所描述的存储器装置中的任一者的结构及操作类似或相同。将本文中所描述的存储器 装置(例如，存储器装置200)结构化且操作所述存储器装置使得存储器装置能够具有一些 传统存储器装置的改进。

图3是与本发明的一些实施例一致的表示如何将数据存储在示范性三电平存储器中 的图解说明。参考图2的存储器装置200，存储器单元210及285中的每一者可经配置以每单元存储一个以上信息位。图3图解说明每一单元可如何存储3个位，例如由下部页值 306、上部页值304及额外页值302各自存储一个位。这些存储器单元可呈现与三个位的8 种不同组合对应的8种状态或电平(例如，电平0(L0)到电平7(L7))。电平L0通常被称为擦 除电平(例如，擦除状态)，且这些单元可具有7个编程电平或状态。电平L0到L7中的每 一者具有大数目个存储器单元的电压阈值范围。可在编程中使用其它数目个位及电平(例 如两个位四个电平、或四个位16个电平)。

返回图2，存储器控制单元218可将待被编程的数据页加载在感测与缓冲电路系统220中。由存储器控制单元218实行的编程算法可开始于在擦除循环中将待被写入的存储器单元编程为L0。可一次对存储器单元写入一个存储器页或一次写入多个存储器页。使 用连续编程遍次来利用数据对存储器单元进行编程。第一遍次可将所有待编程位编程为 L1(或Vt

此外，一些受管理存储器系统暂停编程及擦除操作以服务于所请求的读取，例如以 满足QoS要求。然而，由于对页缓冲的限制，无法在将下一存储器页加载在缓冲区中之后暂停高速缓冲存储器编程操作。为保持低的读取操作等待时间，存储器控制单元218 将下一页的输入延迟成尽可能地接近当前页的编程的结束。然而，找出加载数据的最优 延迟可耗时且代价高。另外，固定延迟可能并不现实。即使确定了某一设计的最优延迟， 特殊实施方案的最优延迟可随硅、温度、电压而变化，且可随存储器单元老化而改变。

图4是图解说明根据本发明的一些实施例的存储器操作的示范性方法的流程图。参 考图4，与本文中的实施例一致的存储器操作的示范性方法可包括：监测与待调度的存储器写入序列相关联的存储器性能参数，402；基于所监测到的存储器性能参数动态地 选择写入策略，404；执行经配置以在单个编程序列期间经由第一寻址方案及第二寻址 方案两者将数据写入到存储器的存储器控制过程，406；及使用第一寻址方案对单个编 程序列的第一超页进行编程，且使用第二寻址方案对单个编程序列的第二超页进行编 程，408。此外，存储器控制过程可经配置以针对待写入的每一超页在寻址方案之间切 换。

根据本文中的实施例，第一寻址方案可包括裸片快速写入技术且第二寻址方案可包 括通道快速写入技术。在一些实施方案中，所监测到的存储器性能参数可包含一或多个： 主机吞吐量、主机带宽、队列深度、写入数据的数量、写入耐久性水平、写入当前数据的速度、待写入数据的复杂性、闲置时间、闲置或休眠概率、在当前正写入的数据中检 测到的型式或趋势、从先前写入导出的一或多个型式(在此，‘先前写入’的跨度是从历 史写入直到就在寻址方案之间切换之前实行的写入)及规定用于具有特殊格式的数据的 写入策略的至少一个规则。

在一些实施例中，所述存储器控制过程可包括当选择需要更多或更少填充的寻址方 案时，为写入数据预留更多或更少的存储器缓冲区。在此，举一个实例，切换到‘裸片快速’寻址方案可与完成编程序列(例如，TLC(三电平单元)下部/上部/额外页结构的单遍次编程单元)所需的填充较少相关，因此控制例程可包含释放对应缓冲区空间的指令。通过使控制例程针对基准情形(如大写入)触发这些指令且以页快速形式存储数据，可在运行中动态地配置存储器(例如SRAM)以为写入数据预留更多SRAM缓冲区。当基于主机吞吐 量及活动检测到基准情形(如读取)时，可预留更多SRAM数据以供读取，从而更好地服 务于裸片快速数据布局及通道快速数据布局。

此外，存储器控制过程可经配置以通过所选择的第一寻址方案或第二寻址方案对待 写入数据的每下一超页实行写入，使得可在单个编程操作或序列期间使用两种不同寻址 方案达成对存储器的编程。

在一些实施例中，基于所监测到的存储器性能参数选择写入策略的步骤404可包括 参照一或多个规则评估存储器性能参数及/或待写入数据以确定要选择的写入策略。可基 于型式辨识、基于操作历史提供、编程这些规则，及/或针对特定存储器系统或实施方案获悉这些规则。在此，举例来说，根据某些实施方案，方法可进一步包括分析关于先前 监测到的存储器性能参数的历史信息及先前写入的数据以及可能先前写入的结果，以关 于与成功编程行为有关的信息训练存储器操作辨识或形成规则，且在选择步骤404中评 估关于成功编程行为的信息以确定要选择的写入策略。

通过本文中的实施例，可在单个存储器写入操作期间以通道快速方式利用单个存储 器写入操作的数据对存储器阵列进行编程，且然后以裸片快速方式对邻近超页进行编程。在一些实施方案中，基于经配置以针对连续超页而在第一寻址方案与第二寻址方案 之间切换的存储器操作以及电力节省及/或与切换相关联的存储器缓冲区的经改进使用， 存储器操作响应于由控制器决定的不同功率电平而在性能(例如，更大的效率)上比经配 置以在单个存储器写入操作内仅裸片快速或仅通道快速地进行写入的存储器操作有所 改进。

图5到6是图解说明本文中所论述的两种写入策略页/裸片/通道寻址方法(裸片快速 编程及页快速编程)的示范性布局的图表s。类似地，这些图表的扩展版本可适用于8裸片 或16裸片存储器结构。通常，就受管理NAND子系统而言，当确定适合的裸片快速及页 快速方法时，也可考量此类子系统及技术所涉及的物理存储器组织方面的以下实例性分 级排序：

1.通道

2.排序(例如，基于芯片启用[CE#]等)

3.裸片(例如，依据CE#或芯片等所选择的裸片)

4.平面(例如，DRAM中的存储库等)

5.页(例如，DRAM中的行等)

6.列(例如，在NAND中，通常存取大多数页等)

此外，也可实施介于这两种方法之间的额外方案，例如2个结合通道或2个结合裸片。 除此之外，裸片快速方案可用于裸片的平面及页扇区以进一步减小编程操作的粒度且减 小在特殊情况下的填充。

图5是根据本发明的一些实施例的用于写入策略寻址的说明性布局的图表，其展示 裸片快速编程的实例。在继续写入下一裸片之前对每个裸片的所有页进行的写入此过程 在本文中被称为说明性裸片快速编程。参考物理存储器方面的以上列表，则裸片快速方法中所利用的存储器方面的示范性分级次序可以是：

1.裸片

2.排序

3.通道

4.平面

5.页

6.列

然而，在上文中，下部层(例如层4到6)可具有不同的次序且仍在本文中的裸片快速 编程方法的范围内。

图5图解说明4裸片三电平单元(TLC)存储器结构的示范性裸片快速编程，其中展示 出四个裸片水平地布置在顶部510处，且3个页级(下部页(LP)、上部页(UP)及额外页(XP)) 垂直地布置在520处。参考图5，此裸片快速编程可经配置以首先对第一裸片(裸片0)的下 部页进行写入，然后在532处通过接下来对裸片0的上部页进行写入来继续对所述裸片进 行编程，且然后对裸片0的额外页进行写入，再过渡到由534所展示的第二裸片(裸片1)， 以开始对裸片1进行编程。然后，此裸片快速编程方案可继续对由536所展示的裸片1的3 个页级(LP、UP，然后XP)进行编程，再过渡到裸片2及裸片3，并以相似的方式对裸片2 及裸片3进行编程。就实行此裸片快速编程所需且所使用的说明性缓冲区空间来说，代 表性写入缓冲区需要192kB的空间，而读取缓冲区需要768kB且将具有不良的读取性能， 除非读取大于576kB，或对于128kB读取来说QD>5。因此，就此实例来说完成裸片所需 的虚拟填充将是128kB的写入数据。

用于写入数据的其它编程技术也可被称为通道快速编程。参考物理存储器方面的上 述列表，在此，通道快速方法中所利用的存储器方面的示范性分级次序可以是：

1.通道

2.排序

3.裸片

4.平面

5.页

6.列

图6是根据一些实施例用于写入策略寻址的说明性布局的图表，其展示页快速编程 的实例。受限将每一页的数据写入到所有裸片再继续写入下一页的数据的此过程在本文 中被称为说明性页快速编程。返回参考物理存储器方面的上述列表，则页快速方法中所利用的存储器方面的示范性分级次序可以是：

1.页

2.平面

3.裸片

4.通道

5.排序

6.列

如果期望以最大的技术准确性对术语加以表述，那么页快速方法的上述分级也可被 称为页+平面快速方法。另一页快速方法可具有以下分级，其中以下分级也被称为平面+页快速方法：

1.平面

2.页

3.裸片

4.排序

5.通道

6.列

此外，在上文刚刚所述的这两种页快速方法中，下部层(例如，层4到6)可具有不同次序且仍在本文中的页快速编程方法的范围内。

图6图解说明4裸片三电平单元(TLC)存储器结构的示范性通道快速编程，其中展示 出四个裸片水平地布置在顶部610处，且其中待写入的各个页(例如页0、页1及页2)垂直地布置在620处。此通道快速编程可经配置以将所缓冲的数据一次一页地写入到存储器中，即在对下一页进行写入之前针对每一页过渡到所有裸片。参考图6的实施例，举例 来说，首先将页0数据写入到裸片0，然后写入到裸片1，然后写入到裸片2，且然后写入 到裸片3(就本文中的4裸片存储器来说)，如由632处的箭头所展示。然后，此通道快速 编程如箭头634所展示地返回到裸片0，以开始写入对页1数据。正如页0数据一样，首先 将页1数据写入到裸片0，然后写入到裸片1，然后写入到裸片2，且然后写入到裸片3， 如636处的箭头所展示。就此通道快速编程所需的代表性存储器资源来说，如上文在图5 中所论述，写入缓冲区可需要例如768kB，而读取缓冲区仅需要320kB且对于256kB读取 将具有良好的读取性能或对于128kB读取QD>1。如此，就此实例来说，完成超页所利用 的虚拟填充将是768kB的写入数据。

因此，在不同写入策略之间切换的此配置使得能够最优地使用缓冲区空间及其它存 储器分配。如此，‘按裸片’(裸片快速)或者‘按通道’(通道快速)对数据的每一超页进行灵活地编程允许固件切换每192kB或每768kB的写入数据，从而实现最优的无用项目收集、损耗均衡及单电平单元(SLC)高速缓冲存储器行为。

另外，例如在NAND耐久性低的情况下，固件可经配置以永久地从通道快速或‘按通道’编程按比例减小到裸片快速或‘按裸片’编程。

就电力节省来说，如果存在例如需要进行热疏导或主机在混合使用情形下需要NAND带宽的情景且期望赋予先于读取的优先级，那么与所揭示技术一致的寻址方案可 用于实行较少的并行写入。

以下实例有助于图解说明本文中的创新可如何用于每通道具有多个裸片的存储器 中。此外，由于高速缓冲存取每个裸片的更多页，因此以下实例也有助于图解说明本创新可如何用于高速缓冲。在这些实例中，数目/索引(从0开始，然后是1、2、3、4、5等) 表示数据从0到‘N’存储在存储器(例如，受管理NAND)中的次序。

首先，基本的裸片快速方法可以是：

先裸片快速然后通道快速的方法可以是：

先裸片快速然后通道快速的方法可以是：

转向高速缓冲存储器编程，先高速缓冲存储器快速、然后裸片快速，再然后通道快速的方法可以是：

此外，对上述方式与首先是页快速或通道快速进行比较。

页快速：

页快速(也称通道快速)：

先页快速然后通道快速：

先通道快速然后页快速：

高速缓冲存储器编程的另一实施例可包括先高速缓冲存储器快速、然后页快速、再 然后通道快速的编程：

此外，上文所揭示的标的物可体现为各种不同形式，且因此所涵盖或所主张标的物 旨在不应被解释为被限制于本文中所述的任何实例性实施例；实例性实施例是仅为说明 而提供。同样地，旨在要求所主张或所涵盖标的物的合理宽泛范围。举例来说，标的物可体现为方法、装置、组件或系统等等。因此，举例来说，实施例可呈硬件、软件、固 件或其任何组合(除软件本身之外)形式。因此，不旨在在限制意义上理解以下详细说明。

在说明书及权利要求书通篇，术语可能具有超出明确陈述含义的上下文中暗示或暗 含的细微含义。同样地，本文中所使用的短语“在一个实施例中”不一定指代相同的实施例，且本文中所使用的短语“在另一实施例中”不一定指代不同的实施例。举例来说， 所主张标的物旨在全部或部分地包括实例性实施例的组合。

通常，可至少部分地根据上下文的使用来理解术语。举例来说，本文中所使用的诸如“及”、“或”或者“及/或”等术语可包含各种含义，其可至少部分地取决于使用这 些术语的上下文。通常，“或”(如果用于使列表相关联，例如A、B或C)旨在意指A、B 及C(此处在包含意义上使用)以及A、B或C(此处在排他性意义上使用)。另外，本文中 所使用的术语“一或多个”至少部分地取决于上下文可用于在单数意义上描述任何特征、 结构或特性，或可以用于在复数意义上描述特征、结构或特性的组合。类似地，诸如“一 (a)”、“一(an)”或“所述(the)”等术语可再次被理解为至少部分地取决于上下文传达 单数用法或传达复数用法。另外，术语“基于”可被理解为不一定旨在传达一组排他性 因素，并且可代替地至少部分地取决于上下文而允许存在不一定明确描述的额外因素。

所属领域的技术人员应认识到，可以诸多方式实施本发明的方法及装置且如此本发 明的方法及装置并不受前述示范性实施例及实例限制。换句话说，可通过单个或多个组件、以各种组合及/或子组合实行方面/元件，且个别方面可分布在组件及/或子组件当中。就此来说，可将本文中所描述的不同实施例的任何数目的特征组合成单个或多个实施 例，且可存在少于或多于本文中所描述的所有特征的替代实施例。

虽然已描述各种实施例以达到本发明的目的，但这些实施例不应被视为将本发明的 教示限制于这些实施例。可对上文所描述的元件及特征做出各种改变及修改以获得仍处 于本发明中所描述的系统及过程的范围内的结果。