一种通用交替采样ADC系统

摘要

本发明公开了.一种通用交替采样ADC系统，采用JESD204B串行数据接口作为所述数据接口；采用校准方式对各ADC之间的失调失配及增益失配进行匹配；对于各ADC之间的时钟相位调节时钟管理电路，优化时序失配及带宽失配；采用系统封装技术(SIP)将所述优化后的时钟管理电路与校准后的ADC采集电路整合封装为一颗芯片。本发明解决交替采样ADC系统因为失调失配、增益失配、时序失配和带宽失配四种失配问题造成的设计周期和难度，提高交替采样ADC系统的通用性和抗干扰性。

说明书

技术领域

本发明涉及电子技术，具体涉及一种通用交替采样ADC系统。

背景技术

交替采样ADC是指两个或两个以上具有定义时钟关系的ADC同步采样输入信号，组合产生输出信号的ADC，一般应用于高速宽带信号的采集，利用多片低采样率ADC组合，提升采样速率与带宽。在现有的交替采样技术中各ADC之间中存在失调失配、增益失配、时序失配和带宽失配四种失配问题，导致ADC输出频谱产生杂散，整体性能下降。以上四种失配问题主要来源于芯片自身以及电路、PCB设计生产，意味着为保证性能，交替采样ADC系统在不同的电路内均需要重新进行设计调试，极大影响了交替采样ADC的通用性和设计周期和难度。目前交替采样ADC多采用差分LVDS接口作为数据接口，引脚数目多，器件封装大；等长走线要求严格，PCB布局设计难度大，由此导致交替采样系统很难直接移植到其他电路中去。即便希望采用系统封装技术(SIP)将交替采样ADC系统电路封装为一颗芯片，LVDS并行数据接口的众多引脚和走线也使得封装成本和难度大大增加，同样限制了交替采样ADC系统在不同电路中的使用。实际应用中对ADC采样速率、带宽的要求越来越高，导致ADC数据接口速率随之越来越快，传统并行传输接口如LVDS、CMOS在数据接口速率方面已无法完全满足高速采样时的要求。

发明内容

本发明所要解决的技术问题是解决交替采样ADC系统因为失调失配、增益失配、时序失配和带宽失配四种失配问题造成的设计周期和难度，目的在于提供一种通用交替采样ADC系统，提高交替采样ADC系统的通用性和抗干扰性。

本发明通过下述技术方案实现：

现有的交替采样技术中各ADC之间中存在失调失配、增益失配、时序失配和带宽失配四种失配问题，导致ADC输出频谱产生杂散，系统整体性能下降，现有技术中为保证系统性能，交替采样ADC系统在不同的电路内均需要重新进行设计调试，极大影响了交替采样ADC的通用性和设计周期和难度。

因此，本发明一种通用交替采样ADC系统，包括接口模块、时钟管理电路、若干独立工作的ADC组成的ADC采集电路，接口模块由数据接口、参考时钟输入、芯片配置接口组成，其特征在于，所述ADC采集电路和时钟管理电路通信连接且被封装为一颗芯片，所述接口模块和所述芯片通信连接，其中，

所述数据接口采用JESD204B串行数据接口；

所述ADC采集电路采用校准方式对所述若干独立工作的各ADC之间的失调失配及增益失配进行匹配；

所述时钟管理电路利用校准后的ADC采集电路的各ADC之间的时钟相位进行时钟调整，同时对时序失配及带宽失配进行优化；

所述芯片为采用系统封装技术将ADC采集电路和时钟管理电路整合封装的一颗芯片。

通过上述设计，使用JESD204B串行数据接口解决由于ADC采样速率和带宽要求越来越高，导致ADC数据接口速率越来越快的问题，满足高速采样时的要求，采用系统封装技术(SIP)固化电路设计及失配优化结构，大大提升芯片通用性及抗干扰能力。

进一步地，由于交替采样中的失调失配来源于各ADC自身所具有的直流失调之间的不匹配，该直流分量会在最终的ADC输出频谱的fs/2处产生杂散。为降低失调失配带来的影响，因此通过校准方式对各ADC之间的失调失配进行匹配，对于若干独立工作的ADC，将其中一个ADC的直流失调作为基准，调节其他ADC的直流失调匹配基准。

进一步地，由于交替采样中的增益失配来源于各ADC自身放大器增益的不匹配，增益失配与输入信号频率相关，需要ADC采样输入信号才会体现在最终的输出频谱的fs/2±fin处产生杂散。为降低增益失配带来的影响，因此通过校准方式对各ADC之间的失调失配进行匹配，对于若干独立工作的ADC，将其中一个ADC的增益作为基准，调节其他ADC的增益匹配基准。

进一步地，由于时序失配是指各ADC对输入信号进行采样的时间点之间的不匹配，主要来自于ADC模拟部分的信号延迟与各ADC采样时钟的延迟与时钟相位的精度误差，体现在最终的输出频谱的fs/2±fin处产生杂散，带宽失配是指在增益失配和时序失配的影响下造成的各ADC对同一输入信号的采样带宽不同，体现在最终的输出频谱的fs/2±fin处产生杂散，杂散含有增益和相位的分量。因此设计了时钟管理电路包括第一级锁相环、第二级锁相环和延时分配电路，所述第一级锁相环、第二级锁相环和延时分配电路依次通信连接，其中，第一级锁相环和第二级锁相环将输入的参考时钟锁定为所需的采样时钟，所述延时分配电路将所述采样时钟经移相后分配给所述ADC采集电路。

时钟分配电路降低了时钟的相位噪声带来的时序失配，ADC模拟部分的信号延迟和各ADC采样时钟延迟带来的误差，以及由此造成的带宽失配主要来源于信号与时钟在电路走线的不匹配，于是时钟管理电路的电路走线采用布线等长且阻抗匹配的方式，由严格的电路布线等长，阻抗匹配，信号完整性设计来优化带宽失配问题。

本发明与现有技术相比，具有如下的优点和有益效果：

1.本发明一种通用交替采样ADC系统，基于JESD204B高速串行接口协议，通道传输数据速率可达12.5Gbps，满足日益提升的高速率采样的应用需求。

2.本发明一种通用交替采样ADC系统，采用校准方式对各ADC之间的失调失配及增益失配进行匹配，对于各ADC之间的时钟相位调节时钟管理电路，优化时序失配及带宽失配，对各种失配问题进行优化，提高了系统整体性能。

3.本发明一种通用交替采样ADC系统，采用系统封装技术把ADC电路、时钟管理电路封装为单颗芯片，使得采样电路散热设计集中在前期设计阶段，降低了应用移植推广阶段散热设计难度，固化电路设计及失配优化结构，大大提升芯片通用性及抗干扰能力。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为提供的一种通用交替采样ADC系统；

图2为时钟管理电路结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

在以下描述中，为了提供对本发明的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的结构、电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“一个实施例”、“实施例”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

在本发明的描述中，需要理解的是，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制。

实施例1

现有的交替采样技术中各ADC之间中存在失调失配、增益失配、时序失配和带宽失配四种失配问题，导致ADC输出频谱产生杂散，系统整体性能下降，现有技术中为保证系统性能，交替采样ADC系统在不同的电路内均需要重新进行设计调试，极大影响了交替采样ADC的通用性和设计周期和难度。

因此，如图1所示，本发明一种通用交替采样ADC系统，包括接口模块、时钟管理电路、若干独立工作的ADC组成的ADC采集电路，接口模块由数据接口、参考时钟输入、芯片配置接口组成，其特征在于，所述ADC采集电路和时钟管理电路通信连接且被封装为一颗芯片，所述接口模块和所述芯片通信连接，其中，

所述数据接口采用JESD204B串行数据接口；

所述ADC采集电路采用校准方式对所述若干独立工作的各ADC之间的失调失配及增益失配进行匹配；

所述时钟管理电路利用校准后的ADC采集电路的各ADC之间的时钟相位进行时钟调整，同时对时序失配及带宽失配进行优化；

所述芯片为采用系统封装技术将ADC采集电路和时钟管理电路整合封装的一颗芯片。

通过上述设计，使用JESD204B串行数据接口解决由于ADC采样速率和带宽要求越来越高，导致ADC数据接口速率越来越快的问题，满足高速采样时的要求，采用系统封装技术固化电路设计及失配优化结构，大大提升芯片通用性及抗干扰能力。

具体地，由于交替采样中的失调失配来源于各ADC自身所具有的直流失调之间的不匹配，该直流分量会在最终的ADC输出频谱的fs/2处产生杂散。为降低失调失配带来的影响，因此通过校准方式对各ADC之间的失调失配进行匹配，对于若干独立工作的ADC，将其中一个ADC的直流失调作为基准，调节其他ADC的直流失调匹配基准。

具体地，由于交替采样中的增益失配来源于各ADC自身放大器增益的不匹配，增益失配与输入信号频率相关，需要ADC采样输入信号才会体现在最终的输出频谱的fs/2±fin处产生杂散。为降低增益失配带来的影响，因此通过校准方式对各ADC之间的失调失配进行匹配，对于若干独立工作的ADC，将其中一个ADC的增益作为基准，调节其他ADC的增益匹配基准。

由于时序失配是指各ADC对输入信号进行采样的时间点之间的不匹配，主要来自于ADC模拟部分的信号延迟与各ADC采样时钟的延迟与时钟相位的精度误差，体现在最终的输出频谱的fs/2±fin处产生杂散，带宽失配是指在增益失配和时序失配的影响下造成的各ADC对同一输入信号的采样带宽不同，体现在最终的输出频谱的fs/2±fin处产生杂散，杂散含有增益和相位的分量。因此设计了时钟管理电路，如图2所示，包括第一级锁相环、第二级锁相环和延时分配电路，所述第一级锁相环、第二级锁相环和延时分配电路依次通信连接，其中，第一级锁相环和第二级锁相环将输入的参考时钟锁定为所需的采样时钟，所述延时分配电路将所述采样时钟经移相后分配给所述ADC采集电路，在本实施例中，ADC采集电路由两片独立工作的ADC组成，则延时分配电路将采样时钟相移了0°和180°之后分别分配给了两片ADC。

时钟分配电路降低了时钟的相位噪声带来的时序失配，ADC模拟部分的信号延迟和各ADC采样时钟延迟带来的误差，以及由此造成的带宽失配主要来源于信号与时钟在电路走线的不匹配，于是在时钟管理电路的电路走线采用布线等长且阻抗匹配的方式，由严格的电路布线等长，阻抗匹配，信号完整性设计优化带宽失配问题。

可以理解的是，本发明一种通用交替采样ADC系统，基于JESD204B高速串行接口协议，通道传输数据速率可达12.5Gbps，满足日益提升的高速率采样的应用需求，采用校准方式对各ADC之间的失调失配及增益失配进行匹配，对于各ADC之间的时钟相位调节时钟管理电路，优化时序失配及带宽失配，对各种失配问题进行优化，提高了系统整体性能，采用系统封装技术(SIP)把ADC电路、时钟管理电路封装为单颗芯片，使得采样电路散热设计集中在前期设计阶段，降低了应用移植推广阶段散热设计难度，固化电路设计及失配优化结构，大大提升芯片通用性及抗干扰能力。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。