一种具有深能级掺杂的肖特基二极管

摘要

本发明公开了一种具有深能级掺杂的肖特基二极管，其包括衬底以及形成于衬底表面的外延层，所述外延层上设有若干个沟槽，每一沟槽内侧壁和底部形成有栅氧化层，该沟槽内填充有多晶硅，且所述多晶硅覆盖在多个沟槽内的栅氧化层上，每一沟槽旁形成有深能级杂质层，所述深能级杂质层以及沟槽上表面形成有金属层。本发明肖特基二极管中每一沟槽旁形成有深能级杂质层，深能级杂质层以及沟槽上表面形成有金属层，在常温情况下，深能级杂质层中的杂质未能完全激活，二极管势垒较低，正向压降也比较低；而在高温情况下，杂质大部分激活，可以有效提高肖特基二极管的势垒高度，降低肖特基二极管高温漏电流，进而降低器件功耗。

说明书

技术领域

本发明涉及半导体器件技术领域，更具体地涉及一种具有深能级掺杂的肖特基二极管。

背景技术

众所周知，以发明人肖特基博士(Schottky)命名的肖特基二极管，是利用金属与半导体接触形成的金属－半导体势垒原理制作的，是一种低功耗、大电流、超高速半导体器件，其显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降仅0.4V左右，而整流电流却可达到几千安培。

由于肖特基二极管自身的势垒降低效应，肖特基在高压时会产生较大的漏电流，这是限制肖特基二极管在高压领域应用的主要原因。近年来随着TMBS(沟槽栅肖特基二极管)的成功市场化，肖特基电压应用范围已经可以达到300V，相比平面栅肖特基二极管，沟槽栅结构有效的抑制了肖特基的表面势垒降低效应，降低了器件漏电流，但在高温情况下，沟槽栅肖特基二极管的漏电仍可以达到及时mA，相比于PN结器件uA级别的漏电要高很多，严重影响系统功耗，增加系统散热成本。

为了获得低漏电高可靠性器件，一种较为常见的方法为采用高势垒金属材料，譬如铂金属，常温下器件漏电0.1uA左右，高温125℃下漏电也只有0.5mA左右，相比于低势垒金属漏电低很多，但高势垒器件具有高的导通压降，器件的导通损耗也比较大，同样系统的散热不利。而另外一种常用的方法是采用P型离子注入的方法对肖特基势垒进行调整，在肖特基金属接触的硅表面注入一层薄的高浓度P型杂质，如BF2，这种方法可以有效增加器件势垒的高度，降低器件的漏电流，但同样的，这种方法也是通过增加肖特基势垒来降低漏电流，器件的正向压降也会升高。

鉴于此，有必要提供一种可获得较低的漏电流且不影响器件常温时的正向压降的具有深能级掺杂的肖特基二极管以解决上述缺陷。

发明内容

本发明所要解决的技术问题是提供一种可获得较低的漏电流且不影响器件常温时的正向压降的具有深能级掺杂的肖特基二极管。

为解决上述技术问题，本发明提供一种具有深能级掺杂的肖特基二极管，包括衬底以及形成于衬底表面的外延层，所述外延层上设有若干个沟槽，每一沟槽内侧壁和底部形成有栅氧化层，该沟槽内填充有多晶硅，且所述多晶硅覆盖在多个沟槽内的栅氧化层上，每一沟槽旁形成有深能级杂质层，所述深能级杂质层以及沟槽上表面形成有金属层。

其进一步技术方案为：所述深能级杂质层的掺杂元素包括10-150kev的In。

其进一步技术方案为：所述深能级杂质层的掺杂元素包括10-150kev的Ti。

其进一步技术方案为：所述深能级杂质层的掺杂元素包括10-150kev的Zn。

其进一步技术方案为：所述深能级杂质层的掺杂元素包括In、Ti和Zn中的至少两种。

其进一步技术方案为：所述沟槽的深度为0.5um-5um。

与现有技术相比，本发明肖特基二极管中每一沟槽旁形成有深能级杂质层，深能级杂质层以及沟槽上表面形成有金属层，在常温情况下，深能级杂质层中的杂质未能完全激活，激活的P型杂质较少，并且容易被N型区杂质补偿，杂质对势垒基本无调节作用，二极管势垒很低，具有很低的正向特性；而在高温情况下，杂质大部分激活，激活的P型杂质补偿掉N型杂质，这层薄的P型层可以有效提高肖特基二极管的势垒高度，可以有效降低肖特基二极管高温漏电流，进而降低器件功耗，可知，本发明具有深能级掺杂的肖特基二极管可获得较低的漏电流且不影响器件常温时的正向压降。

附图说明

图1是本发明具有深能级掺杂的肖特基二极管一具体实施例的结构示意图。

具体实施方式

为使本领域的普通技术人员更加清楚地理解本发明的目的、技术方案和优点，以下结合附图和实施例对本发明做进一步的阐述。

参照图1，图1为本发明具有深能级掺杂的肖特基二极管一具体实施例的结构示意图。在附图所示的实施例中，所述肖特基二极管包括衬底1以及形成于衬底1表面的外延层2，所述外延层2上设有若干个沟槽7，每一沟槽7内侧壁和底部形成有栅氧化层3，该沟槽7内填充有多晶硅4，且所述多晶硅4覆盖在多个沟槽7内的栅氧化层3上，每一沟槽7旁形成有深能级杂质层6，所述深能级杂质层6以及沟槽7上表面形成有金属层5。优选地，本实施例中，N+衬底1上形成N-型外延层2，且所述沟槽7的深度为0.5um-5um，金属层5可以由钛、镍、铂、铝等金属材料形成，通过在深能级杂质层6以及沟槽7上表面溅射上述金属。

可理解地，本发明中，在高温情况下，深能级杂质层6中的杂质激活，提高二极管势垒高度，可以有效降低肖特基二极管高温漏电流；而在常温情况下杂质未能完全激活，二极管势垒较低，器件正向压降也比较低。

在某些实施例中，所述深能级杂质层6的掺杂元素包括In、Ti和Zn中的至少一种。优选地，本发明中，采用离子注入技术形成薄的反型层，离子注入的能量在10-150kev之间，在金属接触硅表面注入深能级杂质(受主深能级杂质，In，Ti和Zn中的至少一种)，这些深能级杂质在常温下电离率较低，可以忽略对器件特性的影响，但在高温情况下上述杂质的电离率得到较大的提高，大部分可电离，温度越高电离率越高，且激活的杂质和金属可与外延层2以及多晶硅4形成势垒合金，电离率越高，激活的杂质越多，二极管的势垒高度越高，则可以有效调整势垒肖特基二极管势垒的高度，降低肖特基二极管漏电流。

优选地，制造本发明具有深能级掺杂的肖特基二极管时可在有源区开孔后进行离子注入，也可以在金属溅射后进行离子注入，且不同的工艺采用的离子注入能量不同，在有源区开孔后进行离子注入的能量是10-150kev，而在金属溅射后进行离子注入的能量是60-150kev。

综上所述，本发明肖特基二极管中每一沟槽旁形成有深能级杂质层，深能级杂质层以及沟槽上表面形成有金属层，在常温情况下，深能级杂质层中的杂质未能完全激活，激活的P型杂质较少，并且容易被N型区杂质补偿，杂质对势垒基本无调节作用，二极管势垒很低，具有很低的正向特性；而在高温情况下，杂质大部分激活，激活的P型杂质补偿掉N型杂质，这层薄的P型层可以有效提高肖特基二极管的势垒高度，降低肖特基二极管高温漏电流，进而降低器件功耗，可知，本发明具有深能级掺杂的肖特基二极管可获得较低的漏电流且不影响器件常温时的正向压降，即其在常温下具有低势垒特性，高温下具有高势垒特性，可以有效降低系统散热成本，提高器件的可靠性。

以上所述仅为本发明的优选实施例，而非对本发明做任何形式上的限制。本领域的技术人员可在上述实施例的基础上施以各种等同的更改和改进，凡在权利要求范围内所做的等同变化或修饰，均应落入本发明的保护范围之内。