非易失性半导体存储装置及其驱动方法

摘要

实施方式涉及一种非易失性半导体存储装置及其驱动方法。实施方式的非易失性半导体存储装置具备：非易失性半导体存储部；及控制部，控制非易失性半导体存储部；且控制部具有：重置端子，能够从主机接收重置信号；接口部，能够接收休眠指令；及数据存储部；且当在对接口部供给电力的状态下接收到重置信号时，重置数据存储部，当在对接口部供给电力的状态下接收到休眠指令时，将与主机或非易失性半导体存储部的通信的关于时间的数据存储到数据存储部，遮断对接口部的电力供给，当在对接口部的电力供给被遮断的状态下接收到重置信号时，从数据存储部读出数据。

说明书

相关申请

本申请享有以日本专利申请2019-128108号(申请日：2019年7月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及一种非易失性半导体存储装置及其驱动方法。

背景技术

作为非易失性半导体存储装置，已知闪速存储装置。作为安装有闪速存储装置的系统之一，已知闪速存储装置系统。例如，闪速存储装置系统之一有UFS(Universal FlashStorage，通用闪存)。在闪速存储装置系统中，存在当要降低驱动时的功耗时，停止对闪速存储装置整体的电力供给的方式。此处，在将与闪速存储装置相同的电源供给到除闪速存储装置以外的装置的情况下，存在为了仅停止对闪速存储装置的电力供给，而在闪速存储装置与对闪速存储装置的电力供给的路径之间设置电源开关的方式。另外，在闪速存储装置系统中，也存在为了避开安装电源开关，而设置对闪速存储装置进行电力遮断且除了对闪速存储装置重置以外不恢复电力供给的功能的方式。

发明内容

实施方式提供一种在安装有非易失性半导体存储装置的系统中，能够缩短从遮断电源供给到恢复电源供给所需的时间的非易失性半导体存储装置及其驱动方法。

实施方式的非易失性半导体存储装置具备：非易失性半导体存储部；及控制部，控制非易失性半导体存储部；且控制部具有：重置端子，能够从主机接收重置信号；接口部，能够接收休眠指令；及数据存储部；且当在对接口部供给电力的状态下从主机接收到重置信号时，重置数据存储部，当在对接口部供给电力的状态下接收到休眠指令时，将与主机或非易失性半导体存储部的通信的关于时间的数据存储到数据存储部，并遮断对接口部的电力供给，当在对接口部的电力供给遮断的状态下接收到重置信号时，从数据存储部读出数据。

本实施方式的非易失性半导体存储装置的驱动方法是如下非易失性半导体存储装置的驱动方法，即，该非易失性半导体存储装置具备非易失性半导体存储部、及控制非易失性半导体存储部的控制部，且控制部具有能够从主机接收重置信号的重置端子、能够接收休眠指令的接口部、及数据存储部，所述非易失性半导体存储装置的驱动方法是当在对接口部供给电力的状态下从主机接收到重置信号时，重置数据存储部，当在对接口部供给电力的状态下从主机接收到休眠指令时，将与主机或非易失性半导体存储部的通信的关于时间的数据存储到数据存储部，转变为对接口部的电力供给遮断的状态，当在对接口部的电力供给遮断的状态下从主机接收到重置信号时，转变为从数据存储部读出数据的状态。

附图说明

图1是安装有本实施方式的非易失性半导体存储装置的系统的框图。

图2是本实施方式的非易失性半导体存储装置的状态转变图的示例。

图3是表示安装有本实施方式的非易失性半导体存储装置的系统的驱动顺序的图。

图4是表示安装有本实施方式的非易失性半导体存储装置的系统的驱动顺序的图。

图5是表示安装有本实施方式的非易失性半导体存储装置的系统的第1变化例的框图。

图6是表示安装有本实施方式的非易失性半导体存储装置的系统的第2变化例的框图。

图7是表示安装有本实施方式的非易失性半导体存储装置的系统的第3变化例的框图。

具体实施方式

以下，参照附图，对安装有本实施方式的非易失性半导体存储装置的系统具体地进行说明。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号，且仅在需要时进行重复说明。另外，以下所示的各实施方式例示用来实现该实施方式的技术性思想的装置或方法，实施方式的技术性思想并非将构成零件的材质、形状、结构、配置等特定为如下所述。实施方式的技术性思想可以在权利要求书中添加各种变更。

＜安装有非易失性半导体存储装置的系统的整体构成＞

使用图1对安装有本实施方式的非易失性半导体存储装置的系统的整体构成进行说明。在图1中，利用箭头线表示各块的连接、信号或请求的收发的一部分，但块间的连接、信号或请求的收发并不限定于该例。

详细情况将使用图1～4于下文进行叙述，安装有本实施方式的非易失性半导体存储装置5的系统是可以通过主机1与非易失性半导体存储装置5的数据接收部16及数据发送部17的通信，而收发休眠指令(休眠请求)，一部分区域遮断电力供给，其余区域不遮断电力供给，将通信所需的数据转移保存到其余区域的系统。另外，也可以是保存未被重置信号(RESET)重置而存储的数据的系统。另外，安装有本实施方式的非易失性半导体存储装置5的系统是在对包含数据接收部16及数据发送部17的一部分区域的电力供给被遮断的状态下，接收重置信号，从其余区域读出通信所需的数据，并恢复电力供给的系统。关于安装有本实施方式的非易失性半导体存储装置5的系统，休眠请求、重置信号等分别为从主机1发送到非易失性半导体存储装置5的指令中的一个。另外，安装有本实施方式的非易失性半导体存储装置5的系统在电力遮断时，一部分区域被遮断电力供给，其余区域未被遮断电力供给。进而，在本说明书等中，被遮断电力供给的一部分区域是除加电(power on)部19以外的区域，未被遮断电力供给的其余区域是加电部19。安装有本实施方式的非易失性半导体存储装置5的系统例如被应用于手机、智能手机、平板终端等便携式信息终端。

如图1所示，安装有非易失性半导体存储装置5的系统具有主机1及非易失性半导体存储装置5。主机1具有振荡器2。非易失性半导体存储装置5具有NAND(Not-And，与非)闪速存储器6及存储器控制部7。

主机1具备用来访问非易失性半导体存储装置5的硬件及软件。主机1通过与非易失性半导体存储装置5连接，来管理非易失性半导体存储装置5内部的物理状态。内部的物理状态是指加电状态、工作(active)状态、休眠状态等非易失性半导体存储装置5的内部状态，详细情况将在下文中叙述。

振荡器2与PLL(phase-locked loop，锁相环)15连接。振荡器2产生用来驱动非易失性半导体存储装置5的基准时钟(REF_CLK)，并将所产生的基准时钟供给到PLL15。安装有本实施方式的非易失性半导体存储装置5的系统例如可以设定多个频率中的一个频率作为基准时钟的频率。基准时钟的频率例如为19.2MHz、52MHz等。

非易失性半导体存储装置5例如接收来自主机1的基准时钟、重置信号、对非易失性半导体存储装置5的数据的写入、读出请求、及非易失性半导体存储装置5的内部状态的转变请求等，进行与来自主机1的请求对应的处理。

NAND闪速存储器6与NAND闪速存储器接口部(以下记为NAND闪速存储器I/F部)12连接。NAND闪速存储器6存储与用来驱动NAND闪速存储器6的基准时钟的频率相关的设定值、电力恢复时所需的从NAND闪速存储器6向RAM(Random Access Memory，随机存取存储器)10的控制程序、NAND闪速存储器6的动作所需的表格数据等。在本说明书等中，NAND闪速存储器6也被称为非易失性半导体存储部。例如，与用来驱动NAND闪速存储器6的基准时钟的频率相关的设定值为基准时钟的频率设定值。

存储器控制部7具有CPU(Central Processing Unit，中央处理器)8、ROM(ReadOnly Memory，只读存储器)9、RAM10、主机接口部(以下记为主机I/F部)11、NAND闪速存储器I/F部12、总线13、PHY((Physical Layer，物理层)14及加电部19。存储器控制部7与主机1及NAND闪速存储器6连接，控制NAND闪速存储器6。

CPU8控制非易失性半导体存储装置5的动作。CPU8例如读出存储在NAND闪速存储器6或ROM9中的控制程序，并在RAM10上展开(复原)而执行规定的处理。在本说明书等中，控制程序例如有时记载为FW。另外，CPU8按照控制程序使各块变为能够动作的状态。

ROM9是存储CPU8所使用的控制程序、控制程序的一部分、或数据等的存储器。RAM10是存储CPU8所使用的控制程序、或数据等的存储器。主机I/F部11进行接口处理，该接口处理是用来进行主机1与存储器控制部7之间的通信。闪速存储器I/F12进行接口处理，该接口处理是用来进行存储器控制部7与NAND闪速存储器6之间的通信。在本说明书等中，闪速存储器I/F12也被称为非易失性半导体存储部接口部。总线13将CPU8、ROM9、RAM10、主机I/F部11及NAND闪速存储器I/F部12相互连接。

PHY14具有PLL15、数据接收部16、数据发送部17及PHY控制部18。PLL15从振荡器2接收基准时钟，并存储基准时钟的频率设定值。另外，PLL15是以按照所设定的基准时钟的设定值的基准时钟频率为基准，产生高精度的高频率时钟，将该高频率时钟供给到数据接收部16、数据发送部17及PHY控制部18，使数据接收部16、数据发送部17及PHY控制部18高速动作。数据接收部16从主机1接收数据，并将所接收到的数据发送到主机I/F部11。数据发送部17从主机I/F部11接收数据，并将所接收到的数据发送到主机1。PHY控制部18控制PLL15、数据接收部16及数据发送部17的动作。如上所述，PHY14与主机1物理连接，且与主机1通信。在本说明书等中，PHY14例如也被称为收发部。另外，也将PHY14与主机I/F部11统称为接口部。

加电部19具有重置控制部20、功率控制部21及数据保存部22。加电部19是即使接收到非易失性半导体存储装置5的休眠请求也不遮断电源，即使接收到重置信号也不重置的区域。此处，重置是指初始化。

重置控制部20具有能够接收重置信号的重置端子。重置控制部20基于来自主机1的重置信号，在加电、工作状态的情况下，控制全部存储器控制部7的重置，在休眠状态的情况下，控制除加电部19以外的重置。例如，重置控制部20也可以当在向接口部供给电力的状态下接收到重置信号时，将数据保存部22重置。另外，重置控制部20为了使各块从休眠状态变为加电状态，而根据所接收到的重置信号的确证或撤销确证状态产生电力恢复请求(Power on request)，并通知给功率控制部21。

功率控制部21控制对存储器控制部7所具有的各块的电力供给。功率控制部21进行对各块的电力供给，另外，当从CPU8接收到电力遮断请求时，遮断对各块的电力供给。另外，功率控制部21当从重置控制部20接收到电力恢复请求时，恢复对各块的电力供给。

数据保存部22是具有存储存储器控制部7所具有的各块的内部信息的易失性存储元件的易失性存储部。易失性存储元件例如为SRAM(Static Random Access Memory，静态随机存取存储器)、触发器(Flip Flop)等存储元件。数据保存部22基于休眠请求，接收从各块读出到CPU8的各块的内部信息，并存储各块的内部信息。例如，本实施方式的非易失性半导体存储装置5当在向接口部供给电力的状态下接收到休眠指令时，将与主机1或NAND闪速存储器6的内部信息存储到数据保存部22，并遮断对接口部的电力供给。另外，数据保存部22基于重置信号，当从恢复电力供给的CPU8接收到用于数据读出的信号时，将所存储的各块的内部信息发送到CPU8。例如，本实施方式的非易失性半导体存储装置5当在对接口部的电力供给被遮断的状态接收到重置信号时，从数据保存部读出内部信息。

安装有本实施方式的非易失性半导体存储装置5的系统具有供给第1电力的第1电源线30、及供给第2电力的第2电源线31。第2电源线31连接着非易失性半导体存储装置5及除非易失性半导体存储装置5以外的装置。第1电源线30连接着NAND闪速存储器6。除非易失性半导体存储装置5以外的装置例如为LSI(large scale integration，大规模集成电路)、桥接器28等。LSI例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)27、及经由桥接器28而连接的无线芯片29等。安装有本实施方式的非易失性半导体存储装置5的系统在第2电源线31与非易失性半导体存储装置5之间不具有电源开关。

在安装有本实施方式的非易失性半导体存储装置5的系统中，存储器控制部7所具有的各块的内部信息是指通信所需的数据。通信所需的数据可以是确保通信的数据，也可以是恢复通信的数据。内部信息例如是为了恢复主机1与非易失性半导体存储装置5的通信所需的数据。在本实施方式中，表示内部信息为基准时钟的频率设定值的示例。此外，基准时钟的频率、基准时钟的频率设定值等内部信息例如以二进制的数字数据的形式存储在数据保存部22、PHY14等各块中。

＜非易失性半导体存储装置的内部状态的转变＞

使用图2的状态转变图的示例，对本实施方式的非易失性半导体存储装置5的内部状态的转变的示例进行说明。有时省略与图1相同或类似的构成的说明。

如图2所示，非易失性半导体存储装置5例如当从主机1接收到启动请求时，从加电状态转变为工作状态。在工作状态下，非易失性半导体存储装置5能够驱动。另外，非易失性半导体存储装置5当从主机1接收到休眠请求时，从工作状态转变为休眠状态。在休眠状态下的非易失性半导体存储装置5中，转变为一部分区域被遮断电力供给，其余区域未被遮断电力供给的休眠状态。这时，将与主机1或NAND闪速存储器6的通信所需的数据即内部信息从一部分区域存储到其余区域。进而，非易失性半导体存储装置5当从主机1接收到重置信号时，从休眠状态转变为加电状态。这时，一部分区域被恢复电力供给，所述内部信息从其余区域被读出到一部分区域。在本说明书等中，也可以将“恢复电力供给”改说成“重新进行电力供给”。

＜安装有非易失性半导体存储装置的系统的驱动方法＞

使用图3及图4的表示驱动顺序的图，对安装有本实施方式的非易失性半导体存储装置5的系统的驱动方法的示例进行说明。有时省略与图1及图2相同或类似的构成的说明。

图3是表示在安装有本实施方式的非易失性半导体存储装置5的系统中，非易失性半导体存储装置5从工作状态转变为休眠状态的驱动顺序的图。

如图3所示，主机1对PHY14发送休眠请求(步骤S100)。此处，NAND闪速存储器I/F部12、CPU8、ROM9、RAM10、主机I/F部11及PHY14是由第2电源线31被供给第2电力，NAND闪速存储器6是由第1电源线30被供给第1电力。CPU8当经由PHY14、主机I/F部11接收到休眠请求时，将用于读出的信号发送到主机I/F部11、经由主机I/F部11的PHY14、及NAND闪速存储器I/F部12(步骤S101)。主机I/F部11、PHY14、及NAND闪速存储器I/F部12当接收到用于读出的信号时，分别将主机I/F部11、PHY14及NAND闪速存储器I/F部12中所存储的内部信息(该内部信息)发送到CPU8(步骤S102)。

CPU8当接收到该内部信息时，对数据保存部22发送该内部信息、及指示存储该内部信息的信号，数据保存部22存储该内部信息(步骤S103)。

CPU8将已经经由主机I/F部11及PHY14指示存储该内部信息的情况、及已完成在维持对第2电源线的电力供给的同时进行对第1电源线的电力供给的电力遮断的准备的情况发送到主机1(步骤S104)。然后，CPU8将电力遮断请求发送到功率控制部21(步骤S105)。

功率控制部21当接收到电力遮断请求时，遮断从第2电源线31向NAND闪速存储器I/F部12、CPU8、RAM10、主机I/F部11及PHY14的第2电力的电力供给(步骤S106)。此外，虽省略图示，但功率控制部21当接收到电力遮断请求时，遮断从第2电源线31向ROM9及除非易失性半导体存储装置5以外的装置的第2电力的电力供给。然后，主机1遮断从第1电源线30向NAND闪速存储器6的第1电力的电力供给(步骤S107)。如以上所说明，非易失性半导体存储装置5从工作状态转变为休眠状态。

图4是表示在安装有本实施方式的非易失性半导体存储装置5的系统中，非易失性半导体存储装置5从休眠状态转变为加电状态，进一步转变为工作状态的驱动顺序的图。如图4所示，主机1恢复从第1电源线30向NAND闪速存储器6的第1电力的电力供给(步骤S200)。另外，主机1对非易失性半导体存储装置5进行重置信号的确证或撤销确证。对重置控制部20发送重置信号(步骤S201)。非易失性半导体存储装置5从休眠状态转变为加电状态。

重置控制部20当从主机1接收到重置信号时，为了使各块从休眠状态变为加电状态，而根据所接收到的重置信号的确证或撤销确证状态产生电力恢复请求，并将电力恢复请求通知给功率控制部21(步骤S202)。功率控制部21当接收到电力恢复请求时，恢复从第2电源线31向NAND闪速存储器I/F部12、CPU8、RAM10、主机I/F部11及PHY14的第2电力的电力供给(步骤S203)。此外，虽省略图示，但功率控制部21当接收到电力恢复请求时，恢复从第2电源线31向ROM9、及除非易失性半导体存储装置5以外的装置的第2电力的电力供给。

CPU8当电力供给恢复时，对数据保存部22发送用于数据读出的信号(步骤S204)。数据保存部22当接收到用于数据读出的信号时，将存储在数据保存部22内的该内部信息发送到CPU8(步骤S205)。

CPU8当接收到存储在数据保存部22内的该内部信息时，将主机I/F部11、经由主机I/F部11的PHY14、及NAND闪速存储器I/F部12设为能够动作的状态(步骤S206)。

然后，CPU8对NAND闪速存储器I/F部12发送指示FW的读出的信号。NAND闪速存储器I/F部12当接收到指示FW的读出的信号时，读出存储在NAND闪速存储器6中的FW，并将FW经由NAND闪速存储器I/F部12发送到RAM10(步骤S207)。根据来自CPU8的指示FW的读出的信号，被发送到RAM10的FW在RAM10中展开(复原)，基于展开的程序执行规定的处理(步骤S208)。例如，在本实施方式的非易失性半导体存储装置5中，存储器控制部7当在对接口部的电力供给被遮断的状态下接收到重置信号时，从数据保存部22读出存储在数据保存部22内的该内部信息之后，从NAND闪速存储器6读出存储在NAND闪速存储器6内的FW。

此外，在ROM9存储有将FW的一部分展开所得的程序的情况下，CPU8也可以基于ROM9中所存储的程序执行规定的处理。在安装非易失性半导体存储装置5的系统中，在ROM9存储有将FW的一部分展开所得的程序的情况下，能够缩短CPU从NAND闪速存储器6读出FW，并将FW在RAM10中展开(复原)的时间。

与CPU8对NAND闪速存储器I/F部12发送指示FW的读出的信号并行地，主机1经由PHY14、及主机I/F部11将启动请求发送到CPU8(步骤S209)。

然后，CPU8当接收到启动请求时，对主机I/F部11、及经由主机I/F部11对PHY14发送用于开始启动的指示的信号(步骤S210)。然后，执行用于开始启动的顺序(启动顺序)直至确保主机1与非易失性半导体存储装置5的通信、或恢复通信为止(步骤S211)。

当主机1与非易失性半导体存储装置5的通信得以确保，而启动完成(步骤S212)时，非易失性半导体存储装置5变得能够驱动。非易失性半导体存储装置5从加电状态转变为能够驱动的工作状态。

安装本实施方式的非易失性半导体存储装置5的系统在接收到休眠请求的情况下，通过具有不遮断从第2电源线31的第2电力的电力供给而是持续接受电力供给的数据保存部22，从而不将基准时钟的频率设定值删除而是存储到数据保存部22中。另外，安装本实施方式的非易失性半导体存储装置5的系统并行地实施如下：基于来自重置控制部20的电力恢复请求及重置信号，从数据保存部22读出基准时钟的频率设定值，并基于启动请求，确保或恢复主机1与非易失性半导体存储装置5的通信；以及从NAND闪速存储器6将FW等控制程序读出到RAM10，并将其展开；因此能够缩短非易失性半导体存储装置5从电力恢复请求到变为能够驱动为止的时间。

在安装本实施方式的非易失性半导体存储装置5的系统中，也可以设为在接收到休眠请求的情况下，例如将主机I/F部11的能力值(Capability)存储到数据保存部22的方式。

例如，在以往的主机及非易失性半导体存储装置的系统中，在确保通信之前的状态下，主机与非易失性半导体存储装置未相互掌握主机I/F部的能力值(Capability)。因此，以往的主机与非易失性半导体存储装置例如在启动请求下使用主机I/F部的最大能力值进行通信，在启动顺序中最后相互交换主机I/F部的能力值，并确保通信。以往的系统不具有数据保存部22，故如果遮断电力供给，则主机I/F部的能力值被删除。因此，在以往的系统中，每当遮断电力供给及恢复电力供给时，必须根据用来确保通信的启动请求，按启动顺序执行像所述那样的通信。即，在以往的系统中，通信的确保花费时间。

另一方面，在安装本实施方式的非易失性半导体存储装置5的系统中，主机1与非易失性半导体存储装置5的组合为一种，且具有数据保存部22。由此，在安装本实施方式的非易失性半导体存储装置5的系统中，主机1与非易失性半导体存储装置5不使用主机I/F部11的最大能力值，而是可相互交换主机I/F部11的能力值，并使用相互交换的主机I/F部11的能力值确保通信。另外，在安装本实施方式的非易失性半导体存储装置5的系统中，即使从主机1接收到休眠指令而遮断电力供给，也因相互交换的主机I/F部11的能力值存储在数据保存部22中，故相互交换的主机I/F部11的能力值不被删除。因此，在安装本实施方式的非易失性半导体存储装置5的系统中，当接收到休眠指令而遮断电力供给，接收到重置信号而恢复电力供给时，不使用主机I/F部11的最大能力值，而是可以从数据保存部22读出相互交换的主机I/F部11的能力值，并基于启动请求，确保或恢复主机1与非易失性半导体存储装置5的通信。由此，在安装本实施方式的非易失性半导体存储装置5的系统中，与以往的系统相比，可以加快非易失性半导体存储装置5的步骤S211中的处理。

此处，相互交换的主机I/F部11的能力值例如是指相位差的同步所需的时间、用于转变为低电力状态的最小时间、维持低电力状态的最小时间、用于从低电力状态恢复的准备时间等。例如，在安装本实施方式的非易失性半导体存储装置5的系统中，在具有多条差动信号线的情况下，必须使差动信号线的相位差同步。由此，通过将相位差的同步所需的时间存储到数据保存部22，可以加快非易失性半导体存储装置5用于使差动信号线的相位差同步的时间，结果为，可以加快非易失性半导体存储装置5的步骤S211中的处理。另外，在安装本实施方式的非易失性半导体存储装置5的系统中，在具有低电力状态作为所述差动信号的状态的情况下，也可以预先决定用于转变为低电力状态的最小时间、维持低电力状态的最小时间、用于从低电力状态恢复的准备时间。例如，通过将用于转变为低电力状态的最小时间存储到数据保存部22，而主机1与非易失性半导体存储装置5无需更换转变为低电力状态的最大时间，故可以加快非易失性半导体存储装置5的步骤S211中的处理。

＜安装有非易失性半导体存储装置的系统的第1变化例＞

使用图5对安装有本实施方式的非易失性半导体存储装置5的系统的第1变化例进行说明。图5是表示在图1所示的数据接收部16中具有第1滤波器部23的构成的图。有时省略与图1～4相同或类似的构成的说明。

如图5所示，数据接收部16具有第1滤波器部23。第1滤波器部23具有对所接收到的高速串行数据的频率特性进行修正的功能。对频率特性进行修正的功能例如是指以提升(放大、增大)高频率成分的振幅的方式成形波形的功能。数据接收部16为了将该接收数据的频率特性最佳化，对第1滤波器部23进行校准。校准例如也可改称为训练。滤波器部例如也被称为均衡器(Equalizer)。

数据接收部16存储对第1滤波器部23进行校准所得的修正值。在本说明书等中，校准第1滤波器部23所得的修正值也被称为用来修正数据接收部所接收到的高速串行数据的频率特性的第1修正值。此外，PHY14也可以构成为当根据休眠请求从CPU8接收到用于读出的信号时，将第1修正值经由主机I/F部11、总线13、及NANDI/F12备份到NAND闪速存储器6。

在本实施方式中，表示了校准第1滤波器部23所得的修正值为第1修正值的示例。

安装本实施方式的非易失性半导体存储装置5的系统接收到休眠请求，通过具有不遮断从第2电源线31的第2电力的电力供给而是持续接受电力供给的数据保存部22，不删除第1修正值，而是从PHY14发送到数据保存部22，并存储到数据保存部22。另外，安装本实施方式的非易失性半导体存储装置5的系统基于来自重置控制部的电力恢复请求及重置信号，从数据保存部22读出第1修正值，非易失性半导体存储装置5基于第1修正值而变得能够驱动，故能够缩短第1滤波器部23的校准所需的时间。进而，在安装本实施方式的非易失性半导体存储装置5的系统中，在第1滤波器部23未被校准、或第1滤波器部23无需校准的初始设定值的情况下，基于来自重置控制部的电力恢复请求及重置信号而从数据保存部22读出的第1修正值为第1滤波器部23的初始设定值，故可省略第1滤波器部23的校准。

＜安装有非易失性半导体存储装置的系统的第2变化例＞

使用图6对安装有本实施方式的非易失性半导体存储装置5的系统的第2变化例进行说明。图6是表示在图1所示的NAND闪速存储器I/F部12中具有第2滤波器部24的构成的图。有时省略与图1～5相同或类似的构成的说明。

如图6所示，NAND闪速存储器I/F部12具有多个第2滤波器部24。NAND闪速存储器I/F部12与NAND闪速存储器6例如确保多个双向通信。针对多个双向通信路径分别配备有一个第2滤波器部24。第2滤波器部24例如具有DLL(Delay Locked Loop，延迟锁定环路)。第2滤波器部24通过具有DLL，来检测NAND闪速存储器I/F部12与NAND闪速存储器6的双向通信中的往返信号的延迟(偏差)，并调整NAND闪速存储器I/F部12与NAND闪速存储器6的双向通信中的往返信号的延迟。通过调整NAND闪速存储器I/F部12与NAND闪速存储器6的双向通信中的往返信号的延迟，可以校准NAND闪速存储器I/F部12。多个第2滤波器部24分别被独立地控制。在本说明书等中，调整双向通信中的往返信号的延迟例如也可以包含利用DLL个别地调整输出数据、输入数据、数据接收选通、及各自的延迟。

第2滤波器部24存储对信号的延迟进行调整所得的修正值。在本说明书等中，调整NAND闪速存储器I/F部12与NAND闪速存储器6的双向通信中的往返的延迟所得的修正值(延迟值)也被称为第2修正值。此外，NAND闪速存储器I/F部12也可以构成为当根据休眠请求从CPU8接收到用于读出的信号时，将第2滤波器部24所包含的第2修正值备份到NAND闪速存储器6。

在本实施方式中，表示了内部信息是调整NAND闪速存储器I/F部12与NAND闪速存储器6的双向通信中的往返信号的延迟所得的修正值(第2修正值)的示例。

安装本实施方式的非易失性半导体存储装置5的系统接收休眠请求，且具有不遮断从第2电源线31的第2电力的电力供给而是持续接受电力供给的数据保存部22。结果为，安装本实施方式的非易失性半导体存储装置5的系统在接收到休眠请求的情况下，可以不删除第2修正值而是从NAND闪速存储器I/F部12发送到数据保存部22，并存储到数据保存部22中。进而，可以基于来自重置控制部的电力恢复请求及重置信号，从数据保存部22读出第2修正值，并基于预先存储在数据保存部22中的第2修正值，实现NAND闪速存储器I/F部12与NAND闪速存储器6的通信。结果为，也可以不执行电力恢复所伴随的对NAND闪速存储器I/F部12与NAND闪速存储器6进行的延迟的校准，故可省略对NAND闪速存储器I/F部12及NAND闪速存储器6进行的延迟的校准的时间。

＜安装有非易失性半导体存储装置的系统的第3变化例＞

使用图7对安装有本实施方式的非易失性半导体存储装置5的系统的第3变化例进行说明。图7是表示对图1所示的构成追加OTP(One Time Programmable Memory，一次性可编程存储器)25所得的构成的图。有时省略与图1～6相同或类似的构成的说明。

如图7所示，OTP25连接于总线13，且经由总线13而与CPU8、ROM9、RAM10、主机I/F部11、及NAND闪速存储器I/F部12相互连接。OTP25是覆写次数存在限制的非易失性存储器。OTP25例如能够覆写10次。

在本实施方式中，例如也可以安装图6所示的第1滤波器部23。在本实施方式中，各块构成为当根据休眠请求从CPU8接收到用于读出的信号时，从各块将未经校准的值发送并存储到OTP25中，并从各块将校准的值发送并存储到数据保存部22中。因未经校准的值频繁地覆写的可能性较小，未经校准的值不会覆写，故将未经校准的值等存储到OTP25中。因经校准的值频繁地替换的可能性较高，故将经校准的值存储到数据保存部22。例如，将基准时钟的频率设定值等初始设定值存储到OTP25，将经校准的第1修正值等动态覆写的值存储到数据保存部22。

通过安装本实施方式的非易失性半导体存储装置5的系统具有数据保存部22及OTP25，可以基于来自重置控制部的电力恢复请求及重置信号，根据内部信息的覆写频度，将各内部信息存储到适合各内部信息的存储器。

以上，已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，也可在不脱离发明的主旨的范围内，适当组合而实施，可进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。