用于设置用于改进时钟工作循环的工作循环调整器的设备及方法

摘要

本发明揭示用于设置工作循环器调整器以改进时钟工作循环的设备及方法。所述工作循环调整器可按不同量进行调整，至少一者小于另一者。确定何时使用较小调整可基于工作循环结果。工作循环监测器可具有偏移。可将用于到期工作循环调整器的小循环代码设置到工作循环监测偏移的中间值。可通过识别用于所述工作循环监测偏移的上边界及下边界的工作循环代码确定所述工作循环监测偏移。

说明书

本申请案主张2018年5月29日申请的第62/677,585号美国临时申请案的申请权益。本申请案以全文引用且出于所有目的并入到本文中。

背景技术

半导体存储器在许多电子系统中用于存储可在稍后时间检索的数据。随着使电子系统更快、具有更大数据容量及消耗更少电力的需求不断增长，已继续开发可更快存取、存储更多数据且使用更少电力的半导体存储器以满足变化的要求。开发的部分包含创建用于控制及存取半导体存储器的新的规格，所述规格从一代到下一代的变化旨在改进电子系统中的存储器的性能。

通常通过向存储器提供命令、存储器地址及时钟来控制半导体存储器。各种信号、地址及时钟可例如由存储器控制器提供。命令可控制半导体存储器执行各种存储器操作，例如，从存储器检索数据的读取操作及将数据存储到存储器的写入操作。可以相对于由存储器接收相关联命令已知的时序在控制器与存储器之间提供数据。

在新开发的存储器的情况下，例如，可向存储器提供用于对命令及地址定时的系统时钟，且进一步向存储器提供用于对由存储器提供的读取数据定时且用于对提供到存储器的写入数据定时的数据时钟。存储器还可将时钟提供到控制器以用于对提供到控制器的数据的提供定时。

提供到存储器的外部时钟用于提供在存储器操作期间控制各种内部电路的时序的内部时钟。内部电路在存储器操作期间的时序可为关键的，且时钟的时序的偏差可导致错误操作。时钟的时序中的实例偏差可为工作循环失真，即，从50％工作循环的偏差。

存储器可包含可用于调整从外部时钟产生的内部时钟的工作循环的工作循环调整器电路。可将工作循环调整器电路设置到调整内部时钟的工作循环以改进工作循环的设置。然而，除非工作循环调整器电路被准确地设置，否则由工作循环调整器电路提供的工作循环调整无法充分地改进工作循环。

发明内容

揭示用于设置用于改进时钟工作循环的工作循环器调整器的设备及方法。在本发明的一方面中，一种方法包含：将执行第一多个工作循环监测序列的第一多个命令发出到存储器；及将执行第二多个工作循环监测序列的第二多个命令发出到所述存储器。所述第一多个工作循环监测序列用以识别具有不确定的第一工作循环结果的第一工作循环调整器代码且进一步识别具有确定的第二工作循环结果的第二工作循环调整器代码，其中所述第二工作循环调整器代码比所述第一工作循环调整器代码大一个步长。所述第二多个工作循环监测序列用以识别具有不确定的第三工作循环结果的第三工作循环调整器代码且进一步识别具有确定的第四工作循环结果的第四工作循环调整器代码，其中所述第四工作循环调整器代码比所述第三工作循环调整器代码小一个步长。将所述工作循环调整器代码设置到所述第一工作循环调整器代码与所述第三工作循环调整器代码之间的中间步长。

在本发明的另一方面中，一种方法包含：将执行第一多个工作循环监测序列的第一多个命令发出到存储器；及将执行第二多个工作循环监测序列的第二多个命令发出到所述存储器。所述第一多个工作循环监测序列用以识别具有确定的且邻接具有第一不确定工作循环结果的第一不确定工作循环调整器代码的第一工作循环结果的第一工作循环调整器代码。所述第二多个工作循环监测序列用以识别具有是确定的且邻接具有第二不确定工作循环结果的第二不确定工作循环调整器代码的第二工作循环结果的第二工作循环调整器代码。将所述工作循环调整器代码设置到所述第一工作循环调整器代码与所述第二工作循环调整器代码之间的中间步长。

在本发明的另一方面中，一种方法包含：调整工作循环调整器电路设置的值直到工作循环监测偏移的上边界及下边界被识别；及将所述工作循环调整器电路设置设置到所述工作循环监测偏移中的中间电路设置。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以将执行第一多个工作循环监测序列的第一多个命令发出到存储器及将执行第二多个工作循环监测序列的第二多个命令发出到所述存储器。所述第一多个工作循环监测序列用以识别具有不确定的第一工作循环结果的第一工作循环调整器代码且进一步识别具有确定的第二工作循环结果的第二工作循环调整器代码，其中所述第二工作循环调整器代码比所述第一工作循环调整器代码大一个步长。所述第二多个工作循环监测序列用以识别具有不确定的第三工作循环结果的第三工作循环调整器代码且进一步识别具有确定的第四工作循环结果的第四工作循环调整器代码，其中所述第四工作循环调整器代码比所述第三工作循环调整器代码小一个步长。将所述工作循环调整器代码设置到所述第一工作循环调整器代码与所述第三工作循环调整器代码之间的中间步长。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以将执行第一多个工作循环监测序列的第一多个命令发出到存储器及将执行第二多个工作循环监测序列的第二多个命令发出到所述存储器。所述第一多个工作循环监测序列用以识别具有确定的且邻接具有第一不确定工作循环结果的第一不确定工作循环调整器代码的第一工作循环结果的第一工作循环调整器代码。所述第二多个工作循环监测序列用以识别具有是确定且邻接具有第二不确定工作循环结果的第二不确定工作循环调整器代码的第二工作循环结果的第二工作循环调整器代码。将所述工作循环调整器代码设置到所述第一工作循环调整器代码与所述第二工作循环调整器代码之间的中间步长。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以调整工作循环调整器电路设置的值直到工作循环监测偏移的上边界及下边界被识别为止，及将所述工作循环调整器电路设置设置为所述工作循环监测偏移中的中间电路设置。

在本发明的另一方面中，一种方法包含将执行第一工作循环监测序列以确定第一工作循环结果的命令发出到存储器及按第一步长大小改变所述存储器的工作循环调整器代码以基于所述第一工作循环结果改变工作循环。所述方法进一步包含将执行第二工作循环监测序列以确定第二工作循环结果的命令发出到存储器及按第二步长大小改变所述存储器的所述工作循环调整器代码以基于所述第二工作循环结果改变工作循环，其中所述第二步长大小小于所述第一步长大小。

在本发明的另一方面中，一种方法包含执行第一工作循环监测序列以用第一工作循环调整器代码确定第一工作循环结果；执行第二工作循环监测序列以用第二工作循环调整器代码确定第二工作循环结果；及执行第三工作循环监测序列以用第三工作循环调整器代码确定第三工作循环结果。所述第二工作循环调整器代码是来自所述第一工作循环调整器代码的第一步长数目，且所述第三工作循环调整器代码是来自所述第二工作循环调整器代码的第二步长数目，所述第二步长数目小于所述第一步长数目。

在本发明的另一方面中，一种方法包含：将执行多个工作循环监测序列的多个命令发出到存储器；在所述多个工作循环监测序列中的每一者之后改变用于所述存储器的工作循环调整器的所述工作循环代码；及评估来自所述多个工作循环监测序列中的每一者的工作循环结果。所述工作循环代码是使用针对所述多个工作循环监测序列的至少两个不同调整量来改变。

在本发明的另一方面中，一种方法包含控制存储器的工作循环调整器以在评估多个工作循环监测序列的相应工作循环结果之后根据快速调整来调整内部时钟的工作循环。所述方法进一步包含控制所述存储器的所述工作循环调整器以在评估所述多个工作循环监测序列的前一工作循环监测序列的工作循环结果之后根据慢速调整来调整所述内部时钟的所述工作循环。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以将执行第一工作循环监测序列以确定第一工作循环结果的命令发出到存储器及按第一步长大小改变所述存储器的工作循环调整器代码以基于所述第一工作循环结果改变工作循环。所述存储器控制器进一步经配置以将执行第二工作循环监测序列以确定第二工作循环结果的命令发出到存储器及按第二步长大小改变所述存储器的所述工作循环调整器代码以基于所述第二工作循环结果改变工作循环，其中所述第二步长大小小于所述第一步长大小。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以将执行多个工作循环监测序列的多个命令发出到存储器；在所述多个工作循环监测序列中的每一者之后改变用于所述存储器的工作循环调整器的所述工作循环代码；及评估来自所述多个工作循环监测序列中的每一者的工作循环结果。所述工作循环代码是使用针对所述多个工作循环监测序列的至少两个不同调整量来改变。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以执行第一工作循环监测序列以用第一工作循环调整器代码确定第一工作循环结果；执行第二工作循环监测序列以用第二工作循环调整器代码确定第二工作循环结果；及执行第三工作循环监测序列以用第三工作循环调整器代码确定第三工作循环结果。所述第二工作循环调整器代码是来自所述第一工作循环调整器代码的第一步长数目，且所述第三工作循环调整器代码是来自所述第二工作循环调整器代码的第二步长数目。所述第二步长数目小于所述第一步长数目。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以控制存储器的工作循环调整器以在评估多个工作循环监测序列的相应工作循环结果之后根据快速调整来调整内部时钟的工作循环。所述存储器控制器进一步经配置以控制所述存储器的所述工作循环调整器以在评估所述多个工作循环监测序列的前一工作循环监测序列的工作循环结果之后根据慢速调整来调整所述内部时钟的所述工作循环。

在本发明的另一方面中，一种方法包含按第一步长大小改变工作循环调整器代码以将工作循环调整器电路设置到第一工作循环调整器代码；发出用所述第一工作循环调整器代码的设置执行第一工作循环监测序列的命令；及评估来自所述第一工作循环监测序列的第一工作循环结果。所述方法进一步包含按所述第一步长大小改变所述工作循环调整器代码以将所述工作循环调整器电路设置到第二工作循环调整器代码；发出用所述第二工作循环调整器代码的设置执行第二工作循环监测序列的命令；及评估来自所述第二工作循环监测序列的第二工作循环结果。所述方法进一步包含确定是按所述第一步长大小还是按第二步长大小改变所述工作循环调整器代码，其中所述第二步长大小小于所述第一步长大小；及至少部分基于所述确定改变所述工作循环调整器代码。

在本发明的另一方面中，一种方法包含评估用于存储器的工作循环调整器的第一工作循环代码的第一工作循环结果；及至少部分基于所述第一工作循环结果的所述评估将所述第一工作循环代码改成第二工作循环代码。所述方法进一步包含评估用于所述工作循环调整器的第二工作循环代码的第二工作循环结果；及至少部分基于所述第二工作循环结果的所述评估将所述第二工作循环代码改成第三工作循环代码。所述第一工作循环结果指示第一工作循环条件，且所述第二工作循环结果指示不同于所述第一工作循环条件的第二工作循环条件。所述工作循环调整器针对从所述第二工作循环代码到所述第三工作循环代码的所述变化的调整小于针对从所述第一工作循环代码到所述第二工作循环代码的所述变化。

在本发明的另一方面中，一种方法包含调整存储器的工作循环调整器及评估每一调整的工作循环结果，其中所述工作循环结果指示所述相应调整的工作循环条件；及当所述工作循环结果指示当前调整相对于前一调整的工作循环条件变化时切换到较小调整大小。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以按第一步长大小改变工作循环调整器代码以将工作循环调整器电路设置到第一工作循环调整器代码；发出用所述第一工作循环调整器代码的设置执行第一工作循环监测序列的命令；及评估来自所述第一工作循环监测序列的第一工作循环结果。所述存储器控制器进一步经配置以按所述第一步长大小改变所述工作循环调整器代码以将所述工作循环调整器电路设置到第二工作循环调整器代码；发出用所述第二工作循环调整器代码的设置执行第二工作循环监测序列的命令；及评估来自所述第二工作循环监测序列的第二工作循环结果。所述存储器控制器进一步经配置以确定是按所述第一步长大小还是按第二步长大小改变所述工作循环调整器代码，其中所述第二步长大小小于所述第一步长大小；及至少部分基于所述确定改变所述工作循环调整器代码。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以评估用于存储器的工作循环调整器的第一工作循环代码的第一工作循环结果及至少部分基于所述第一工作循环结果的所述评估将所述第一工作循环代码改成第二工作循环代码。所述存储器控制器进一步经配置以评估用于所述工作循环调整器的第二工作循环代码的第二工作循环结果；及至少部分基于所述第二工作循环结果的所述评估将所述第二工作循环代码改成第三工作循环代码。所述第一工作循环结果指示第一工作循环条件，且所述第二工作循环结果指示不同于所述第一工作循环条件的第二工作循环条件。所述工作循环调整器针对从所述第二工作循环代码到所述第三工作循环代码的所述变化的调整小于针对从所述第一工作循环代码到所述第二工作循环代码的所述变化。

在本发明的另一方面中，一种设备包含：存储器；命令/地址总线；数据总线；时钟总线；及存储器控制器，其通过所述命令/地址总线、所述数据总线及所述时钟总线耦合到所述存储器。所述存储器控制器经配置以调整存储器的工作循环调整器及评估每一调整的工作循环结果，其中所述工作循环结果指示所述相应调整的工作循环条件；及当所述工作循环结果指示当前调整相对于前一调整的工作循环条件变化时切换到较小调整大小。

附图说明

图1是根据本发明的实施例的系统的框图。

图2是根据本发明的实施例的设备的框图。

图3是根据本发明的实施例的数据时钟路径的框图。

图4是根据本发明的实施例的与工作循环监测(DCM)特征相关的模式寄存器的图。

图5是根据本发明的实施例的与DCM特征相关的模式寄存器的操作码定义图。

图6是根据本发明的实施例的DCM序列的流程图。

图7是根据本发明的实施例的DCM序列的时序图。

图8是根据本发明的实施例的调整器范围的工作循环调整器(DCA)电路的实例时序图。

图9是根据本发明的实施例的使用DCA特征调整的数据时钟信号的实例时序图。

图10是根据本发明的实施例的用于设置DCA电路的操作的图。

图11是根据本发明的实施例的用于设置DCA电路的操作的图。

图12是根据本发明的实施例的用于设置DCA电路的操作的图。

图13是根据本发明的实施例的用于设置DCA电路的操作的图。

图14是根据本发明的实施例的用于设置DCA电路的操作的图。

图15是根据本发明的实施例的用于设置DCA电路的操作的图。

具体实施方式

下文陈述特定细节以提供本发明的实例的充分理解。然而，将对所属领域的技术人员明显的是可在没有这些特定细节的情况下实践本发明的实例。此外，本文中描述的本发明的特定实例不应理解为将本发明的范围限于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地模糊本发明。另外，例如“耦合(couple/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。

图1是根据本发明的实施例的系统100的框图。系统100包含控制器10及存储器系统105。存储器系统105包含存储器110(0)到110(p)(例如，“装置0”到“装置p”)，其中p是非零整数。在本发明的一些实施例中，存储器110可为动态随机存取存储器(DRAM)，例如低功耗双倍数据速率(LPDDR)DRAM。存储器110(0)到110(p)各自耦合到命令/地址、数据及时钟总线。控制器10及存储器系统105通过若干总线通信。举例来说，命令及地址在命令/地址总线115上由存储器系统105接收，且通过数据总线125在控制器10与存储器系统105之间提供数据。可通过时钟总线130在控制器与存储器系统105之间提供各种时钟信号。时钟总线130可包含用于提供由存储器系统105接收的系统时钟CK_t及CK_c、由存储器系统105接收的数据时钟WCK_t及WCK_c及由存储器系统105提供到控制器10的存取数据时钟RDQS_t及RDQS_c的信号线。总线中的每一者可包含信号经提供于其上的一或多个信号线。

由控制器10提供到存储器系统105的CK_t及CK_c时钟用于对命令及地址的提供及接收进行定时。WCK_t及WCK_c时钟及RDQS_t及RDQS_C时钟用于对数据的提供进行定时。CK_t与CK_c时钟互补，WCK_t与WCK_c时钟互补，且RDQS_t与RDQS_c时钟互补。当第一时钟信号的上升边缘与第二时钟信号的下降边缘同时发生时且当第二时钟信号的上升边缘与第一时钟信号的下降边缘同时发生时，时钟信号互补。可将由控制器10提供到存储器105的WCK_t及WCK_c时钟同步到也由控制器10提供到存储器系统105的CK_t及CK_c时钟。另外，WCK_t及WCK_c时钟可具有比CK_t及CK_c时钟更高的时钟频率。举例来说，在本发明的一些实施例中，WCK_t及WCK_c时钟的时钟频率是CK_t及CK_c时钟的时钟频率的四倍。

控制器10将命令提供到存储器系统105以执行存储器操作。存储器命令的非限制性实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令以及其它命令及操作。由控制器10提供到存储器系统105的命令信号进一步包含选择信号(例如芯片选择CS信号CS0、CS1、CSp)。虽然向所有存储器110都提供了命令、地址、数据及时钟信号，但提供于相应选择信号线上的选择信号用于选择存储器110中的哪些存储器将响应于命令且执行对应操作。在本发明的一些实施例中，相应选择信号被提供到存储器系统105的每一存储器110。控制器10提供有效选择信号以选择对应存储器110。虽然相应选择信号是有效的，但选择对应存储器100来接收提供于命令/地址总线115上的命令及地址。

在操作中，当读取命令及相关联地址由控制器10提供到存储器系统105时，由选择信号选择的存储器110接收读取命令及相关联地址及执行读取操作以向控制器10提供从对应于相关联地址的存储器位置读取的数据。读取数据由所选择存储器110根据相对于读取命令的接收的时序提供到控制器10。举例来说，时序可基于指示在读取数据由所选择存储器110提供到控制器10时在读取命令之后的CK_t及CK_c时钟的时钟循环(CK_t及CK_c时钟的时钟循环标示为tCK)的数目的读取延时(RL)值。RL值由存储器110中的控制器10编程。举例来说，RL值可经编程于存储器110的相应模式寄存器中。如已知，包含于存储器110中的每一者中的模式寄存器可经编程有用于设置各种操作模式及/或选择用于存储器的操作的特征的信息。设置中的一者为针对RL值。

在所选择存储器110准备将读取数据提供到控制器10时，控制器将有效WCK_t及WCK_c时钟提供到存储器系统105。WCK_t及WCK_c时钟可由所选择存储器110用来产生存取数据时钟RDQS_t及RDQS_c。当时钟信号周期性地在低时钟电平与高时钟电平之间转变时，时钟信号是有效的。相反，当时钟信号维持恒定时钟电平且不进行周期性地转变时，时钟信号是非有效的。RDQS_t及RDQS_c时钟由执行读取操作的存储器110提供到控制器10以对将读取数据提供到控制器10进行定时。控制器10可将RDQS_t及RDQS_c时钟用于接收读取数据。

在操作中，当写入命令及相关联地址由控制器10提供到存储器系统105时，由选择信号选择的存储器110接收写入命令及相关联地址及执行写入操作以将数据从控制器10写入到对应于相关联地址的存储器位置。写入数据由控制器10根据相对于写入命令的接收的时序提供到所选择存储器110。举例来说，时序可基于指示在写入数据由控制器10提供到所选择存储器110时在写入命令之后的CK_t及CK_c时钟的时钟循环的数目的写入延时(WL)值。WL值由存储器110中的控制器10编程。举例来说，WL值可经编程于存储器110的相应模式寄存器中。

在所选择存储器110准备从控制器10接收写入数据时，控制器将有效WCK_t及WCK_c时钟提供到存储器系统105。WCK_t及WCK_c时钟可由所选择存储器110用来产生用于对接收写入数据的电路操作进行定时的内部时钟信号。数据由控制器10提供且所选择存储器110根据WCK_t及WCK_c时钟接收写入数据，所述写入数据被写入到对应于存储器地址的存储器。

图2是根据本发明的实施例的设备的框图。设备可为半导体装置200，且将如此指代。在一些实施例中，半导体装置200可包含(无限制)DRAM装置，例如(举例来说)集成到单个半导体芯片中的低功耗DDR(LPDDR)存储器。

半导体装置200包含存储器阵列250。存储器阵列250可被展示为包含多个存储器存储体。在图2的实施例中，存储器阵列250被展示为包含8个存储器存储体BANK0到BANK7。每一存储器存储器存储体包含多个字线WL、多个位线BL及/BL、及布置在多个字线WL与多个位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器240执行，且位线BL及/BL的选择由列解码器245执行。在图2的实施例中，行解码器240包含用于每一存储器存储体的相应行解码器，且列解码器245包含用于每一存储器存储体的相应列解码器。位线BL及/BL耦合到相应感测放大器(SAMP)。从位线BL或/BL读取的数据由感测放大器SAMP放大，且通过互补本地数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)传送到读取/写入放大器255。相反，从读取/写入放大器255输出的写入数据通过互补主数据线MIOT/B、传送门TG及互补本地数据线LIOT/B传送到感测放大器SAMP，且经写入于耦合到位线BL或/BL的存储器单元MC中。

半导体装置200可采用多个外部端子，其包含耦合到命令及地址总线以接收命令及地址的命令及地址及芯片选择(CA/CS)端子、接收时钟CK_t及CK_c及数据时钟WCK_t及WCK_c及提供存取数据时钟RDQS_t及RDQS_c的时钟端子、数据端子DQ及DM及接收电力供应电势VDD、VSS、VDDQ及VSSQ的电力供应端子。

时钟端子经供应有经提供到输入缓冲器220的外部时钟CK_t及CK_c。外部时钟可互补。输入缓冲器220基于CK_t及CK_c时钟产生内部时钟ICLK。ICLK时钟经提供到命令解码器215及内部时钟发生器222。内部时钟发生器222基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各个内部电路的定时操作。数据时钟WCK_t及WCK_c也被提供到外部时钟端子。WCK_t及WCK_c时钟被提供到基于WCK_t及WCK_c时钟产生内部数据时钟的数据时钟电路275。内部数据时钟经提供到输入/输出电路260以对包含于输入/输出电路260中的电路操作进行定时，例如，经提供到数据接收器以对写入数据的接收进行定时。

CA/CS端子可经供应有存储器地址。供应到CA/CS端子的存储器地址经由命令/地址输入电路205传送到地址解码器212。地址解码器212接收地址且将经解码行地址XADD供应到行解码器240，且将经解码列地址YADD供应到列解码器245。CA/CS端子可经供应有命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令以及其它命令及操作。

命令可作为内部命令信号经由命令/地址输入电路205提供到命令解码器215。命令解码器215包含解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器215可提供选择字线的行命令信号ACT及选择位线的列命令信号R/W。

命令解码器215可存取经编程有用于设置半导体装置200的操作的各种模式及特征的信息的模式寄存器230。举例来说，模式寄存器230可经编程有与数据存取延时相关的信息，例如读取延时或写入延时。作为另一实例，模式寄存器225可经编程有与数据突发长度相关的信息。数据突发长度定义每存取操作(例如读取或写入操作)从数据端子DQ中的每一者提供或提供到数据端子DQ中的每一者的数据位的数目。作为另一实例，模式寄存器230可经编程有与监测由数据时钟电路275基于WCK_t及WCK_c时钟产生的内部数据时钟相关的模式的信息，以及与改变内部数据时钟的时序(例如内部数据时钟的工作循环)相关的模式的信息。可针对例如由数据时钟电路275的电路引起的工作循环失真监测内部数据时钟，且可调整数据时钟的时序以补偿例如由数据时钟电路275的电路引起的工作循环错误。

模式寄存器230中的信息可通过向半导体装置200提供致使半导体装置200执行模式寄存器写入操作的模式寄存器写入命令进行编程。命令解码器215存取模式寄存器230，且基于经编程信息以及内部命令信号，提供内部信号以相应地控制半导体装置200的电路。编程于模式寄存器230中的信息可由半导体装置200使用致使半导体装置200存取模式寄存器230及提供经编程信息的模式寄存器读取命令外部地提供。

当读取命令被接收且行地址及列地址被及时供应有读取命令时，从对应于行地址及列地址的存储器阵列250中的存储器单元读取读取数据。读取命令由命令解码器215接收，命令解码器215提供内部命令使得从存储器阵列250读取的数据经提供到读取/写入放大器255。读取数据经由输入/输出电路260从数据端子DQ输出到外部。RDQS_t及RDQS_c时钟从时钟端子外部地提供以用于对由输入/输出电路260提供所读取的数据进行定时。外部端子DQ包含若干单独端子，其各自提供与RDQS_t及RDQS_c时钟的时钟边缘同步的数据位。外部端子DQ的数目对应数据宽度，即，与RDQS_t及RDQS_c时钟的时钟边缘同时提供的数据位的数目。在本发明的一些实施例中，半导体装置200的数据宽度是8个位。在本发明的其它实施例中，半导体装置200的数据宽度是16个位，其中16个位分成数据的低位字节(包含8个位)及数据的高位字节(包含8个位)。

当写入命令被接收且行地址及列地址被及时供应有写入命令时，供应到数据端子DQ的写入数据经写入到对应于行地址及列地址的存储器阵列250中的存储器单元。数据掩码可经提供到数据端子DM以在写入到存储器时屏蔽数据的部分。写入命令由命令解码器215接收，命令解码器215提供内部命令使得写入数据由输入/输出电路260中的数据接收器接收。WCK_t及WCK_c时钟也可经提供到外部时钟端子以用于对由输入/输出电路260的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路260供应到读取/写入放大器255，且由读取/写入放大器255供应到存储器阵列250以写入到存储器单元MC中。如先前描述，外部端子DQ包含若干单独端子。参考写入操作，每一外部端子DQ接收数据位，且外部端子DQ的数目对应于与WCK_t及WCK_c时钟的时钟边缘同步同时接收的数据位的数据宽度。如先前描述，本发明的一些实施例包含8个位的数据宽度。在本发明的其它实施例中，数据宽度是16个位，其中16个位分成8个数据位的低位字节及8个数据位的高位字节。

电力供应端子经供应有电力供应电势VDD及VSS。电力供应电势VDD及VSS经供应到内部电压发生器电路270。内部电压发生器电路270基于供应到电力供应端子的电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VTARGET、VPERI及类似物。内部电势VPP主要用于行解码器240中，内部电势VOD及VARY主要用于包含于存储器阵列250中的感测放大器SAMP中，VTARGET可为内部电势VARY的目标电压，且内部电势VPERI用于许多其它外围电路块中。

电力供应端子也经供应有电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ经供应到输入/输出电路260。在本发明的实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS相同的电势。在本发明的另一实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS不同的电势。供应到电力供应端子的电力供应电势VDDQ及VSSQ用于输入/输出电路260使得由输入/输出电路260产生的电力供应噪声不会传播到其它电路块。

图3是根据本发明的实施例的数据时钟路径300的框图。数据时钟路径300可包含于数据时钟电路中。在本发明的一些实施例中，数据时钟路径300可包含于图2的数据时钟电路275中。

数据时钟路径300包含被提供外部数据时钟WCK_t及WCK_c的输入时钟缓冲器310。如先前描述，WCK_t与WCK_c可互补。输入时钟缓冲器310缓冲WCK_t及WCK_c时钟，且将互补经缓冲时钟提供到工作循环调整器(DCA)电路320。DCA电路调整经缓冲WCK_t及WCK_c时钟的时序以提供时序经调整WCK_t及WCK_c时钟。经缓冲WCK_t及WCK_c时钟基于编程于模式寄存器325中的信息进行调整。举例来说，编程于模式寄存器325中的信息可为对应于DCA调整器范围的各个步长的DCA代码。经缓冲WCK_t及WCK_c时钟的时序通过将对应于所要时序的DCA代码编程于模式寄存器325中(例如，由存储器控制器编程)进行调整。经缓冲WCK_t及WCk_c时钟的时序可通过改变编程于模式寄存器325中的DCA代码来改变。在本发明的实施例中，在数据时钟路径300包含于图2的数据时钟电路中的情况中，模式寄存器325可包含于模式寄存器230中。

DCA调整器电路提供被提供到分频器电路330的时序经调整WCK_t及WCK_c时钟。分频器电路330提供具有小于WCK_t及WCK_c时钟的时钟频率的时钟频率的多个内部数据时钟信号。多个内部数据时钟可相对于彼此具有相位关系。在本发明的一些实施例中，分频器电路330提供相对于彼此具有90度(0度、90度、180度、270度)的相位关系且其时钟频率是WCk_t及WCK_c时钟的频率的一半的四个内部数据时钟。然而，本发明的实施例不希望限于此特定数目个内部数据时钟、相位关系及/或时钟频率。多个内部数据时钟通过时钟树及驱动器电路340从分频器电路330提供到可根据内部数据时钟操作的电路系统。举例来说，内部数据时钟由时钟树及驱动器电路340提供到输入/输出电路(例如图2的输入/输出电路260)以用于对数据接收器接收写入数据的操作进行定时。

时钟输入缓冲器310及时钟树及驱动器340可具有在提供内部数据时钟时导致相对于WCK_t及WCK_c时钟的非所要时序变化的固有电路特性。固有电路特性可由于制造工艺的变化以及归因于改变温度及电压的操作变化从理想电路特性偏离。举例来说，时钟输入缓冲器310及时钟树及驱动器340可在提供内部数据时钟时导致工作循环改变，从而导致内部数据时钟具有相对于外部WCK_t及WCK_c时钟失真的工作循环。因此，所得内部数据时钟的时序可导致根据内部数据时钟操作的电路的非所要性能。

工作循环监测器(DCM)350监测由时钟树及驱动器电路340提供的内部数据时钟的时序。举例来说，DCM 350可监测内部数据时钟中的一或多者的工作循环。DCM 350包含DCM电路355及模式寄存器353。DCM电路355监测由时钟树及驱动器340提供的内部数据时钟中的一或多者且提供指示内部数据时钟的时序的信息。信息可包含例如来自由DCM电路355进行监测的工作循环(DCM)结果。在数据时钟路径的电路在提供内部数据时钟时导致非所要时序变化的情况中，DCM 350可用于确定非所要变化程度。DCM结果可经提供到模式寄存器353，其中可例如响应于模式寄存器读取命令外部地存取及提供DCM结果。DCM电路355可包含用于针对高位及低位字节监测内部数据时钟的电路，其中数据宽度包含数据的高位字节及低位字节两者。

模式寄存器353还可经编程有控制DCM电路355的操作的信息。举例来说，所述信息可控制由DCM电路355进行的监测何时起始且由DCM电路355进行的监测何时停止。作为另一实例，信息可控制DCM电路355在通过在第一输入条件下监测内部数据时钟且接着翻转到第二输入条件以进一步监测内部数据时钟监测内部数据时钟以提高准确性时改变(或“翻转”)输入。准确性可增加，这是因为在本发明的一些实施例中，DCM电路355可在测试内部数据时钟时具有迟滞，且因此，如果在不翻转输入的情况下进行测试，那么DCM结果可能不太准确。DCM电路355还可由于DCM电路355中的电路中的导致内部数据时钟的时序的不准确测量的工艺变化及失配具有固有DCM偏移。DCM偏移可在监测内部数据时钟时导致一系列不确定DCM结果。

单独DCM结果可由DCM电路355针对每一输入条件提供且提供到模式寄存器353。此外，其中提供数据的高位字节及低位字节的内部数据时钟，也可针对数据的每一字节提供单独DCM结果。

信息可经编程于模式寄存器353中作为操作码，其中所述操作码对应于模式寄存器353的特定位。在图3中，用于控制DCM电路355的起始及停止及用于控制因用于监测的输入条件的翻转的信息被展示为被编程为模式寄存器353的操作码OP[1:0]中的两个位，且由DCM电路355提供的DCM结果被编程为操作码OP[5:2]中的四个位。然而，用于信息及如先前描述那样编程的操作码的位的数目可针对本发明的不同实施例不同，且因此，本发明的范围不限于图3中展示的特定实例。

在具有包含数据的低位字节及高位字节的数据宽度的本发明的一些实施例中，为数据的每一字节的内部时钟信号提供单独时钟路径。每一时钟路径包含用于单独监测数据的每一字节的内部时钟信号的电路。举例来说，在本发明的一些实施例中，包含数据路径300以用于提供数据的第一字节、调整数据的第一字节的时序及监测数据的第一字节的内部时钟信号，且复制数据路径300的至少一部分以用于提供数据的第二字节、调整数据的第二字节的时序及监测数据的第二字节的内部时钟信号。

将参考图4及5描述根据本发明的实施例的工作循环监测(DCM)特征。图4是根据本发明的实施例的与DCM特征相关的模式寄存器的图。图5是根据本发明的实施例的与DCM特征相关的模式寄存器的操作码定义图。参考图4及5描述的DCM特征可结合根据本发明的实施例的DCM一起使用。举例来说，在本发明的一些实施例中，DCM特征可结合图3的DCM 350一起使用。

DCM特征允许存储器控制器监测内部WCK时钟树中的WCK工作循环失真。当DCM被启用时低位字节及高位字节两者同时执行DCM功能。为每一字节提供两个单独工作循环结果：用于低位字节的DCML0及DCML1及用于高位字节的DCMU0及DCMU1。

图4是可用于编程信息(例如由存储器控制器)以控制DCM操作以及提供DCM结果的模式寄存器MRx的图。模式寄存器MRx被展示为包含8个位，其表示模式寄存器MRx的各种操作码。在本发明的一些实施例中，图5中展示的操作码定义可结合图4的模式寄存器MRx一起使用。

DCM操作可通过写入MRx OP[0]＝1启动。设置MRx OP[0]＝0终止DCM操作。在启动DCM操作前，应执行WCK时钟到CK时钟同步。在DCM操作被启用时需要继续切换WCK输入直到DCM操作通过写入MRx OP[0]＝0b停止。

如果DCM电路迟滞存在，那么DCM结果可为不准确的。为了提高此功能的准确性，DCM特征通过将MRx OP[1]设置到相反状态且接着重复测量支持翻转输入。

模式寄存器写入操作MRW[DCM Flip]及MRW[DCM Stop]可由存储器控制器用于捕获DCM结果。DCM结果通过DCM翻转位(MRx OP[1])的状态确定。举例来说：

DCM Flip＝0:将使用DCML0及DCMU0；且

DCM Flip＝1:将使用DCML1及DCMU1。

将参考图6及7描述根据本发明的实施例的工作循环监测(DCM)序列。图6是根据本发明的实施例的DCM序列600的流程图。图7是根据本发明的实施例的DCM序列的时序图。参考图6及7描述的DCM序列可结合根据本发明的实施例的DCM一起使用。举例来说，在本发明的一些实施例中，DCM特征可结合图3的DCM 350一起使用。

在本发明的一些实施例中，在执行图6的DCM序列前，DCM训练在CBT及WCK2CK均衡之后完成使得可执行模式寄存器写入(MRW)及模式寄存器读取(MRR)操作。另外，在本发明的此类实施例中，频率设置点被更新，且WCK在DCM开始之前在全速率下是有效的。

将参考图7的时序图并参考图4的模式寄存器MRx描述图6的DCM序列。

在步骤610，例如由存储器控制器将模式寄存器写入命令(包含命令MRW-1及MRW-2)发出到半导体装置以起始DCM。模式寄存器写入命令在图7的时间Tc0及Tc1接收。在步骤620，等待时间tDCMM以使DCM完成工作循环测量。在步骤630，发出模式寄存器写入命令以切换MRx OP[1]以翻转DCM的输入。模式寄存器写入命令在图7的时间Td0及Td1接收，其中tDCMM在时间Tc1与Td1之间。

将翻转位从逻辑低转变到逻辑高将自动地：(1)捕获当前DCM结果；(2)将DCM结果存储于MRx OP[2]/MRx OP[4]中；及(3)复位及重启DCM。将翻转位从逻辑高转变到逻辑低将自动地：(1)捕获当前DCM结果；将DCM结果存储于MRx OP[3]/MRx OP[5]中；及(3)复位及重启DCM。

在步骤640，等待时间tDCMM以使DCM用经翻转输入完成工作循环测量。在步骤650，发出模式寄存器写入命令以退出DCM。模式寄存器写入命令在时间Te0及Te1接收，其中tDCMM在时间Td1与Te1之间。退出DCM在MRx OP[1]是逻辑低时自动地捕获当前DCM结果及将当前DCM结果存储于MRx OP[2]/MRx OP[4]中，且在MRx OP[1]是逻辑高时自动地捕获当前DCM结果及将当前DCM结果存储于MRx OP[3]/MRx OP[5]中。

在步骤660，通过在从退出DCM(例如在时间Tf0)起的最小时间之后使用正常MRR时序读取DCM结果来发出模式寄存器读取命令MRR来读出MRx OP[5:2]。

参考图6及7描述的步骤可以各种方式组合，包含添加步骤及忽略步骤，而不会背离本发明的范围。

将参考图8及9描述根据本发明的实施例的工作循环调整器(DCA)特征。图8是根据本发明的实施例的调整器范围的DCA调整器电路的实例时序图。图9是根据本发明的实施例的使用DCA特征调整的数据时钟信号的实例时序图。参考图8及9描述的DCA特征可结合根据本发明的实施例的DCA电路一起使用。举例来说，在本发明的一些实施例中，DCA特征可结合图3的DCA电路320一起使用。

DCA特征是模式寄存器可调整WCK DCA以允许存储器控制器调整内部WCK时钟树工作循环以补偿系统性工作循环错误。DCA特征调整静态内部WCK(例如内部WCK_t及WCK_c)工作循环。内部WCK可包含于由接收外部WCK_t及WCK_c时钟的时钟路径提供的内部数据信号中。可为数据的每一字节提供单独DCA(例如，DCAL用于低位字节调整且DCAU用于高位字节调整)。

WCK DCA可定位在WCK分频器之前或可等效放置。WCK DCA可在存储器操作期间影响WCK工作循环。举例来说，在本发明的一些实施例中，可影响部分或全部以下操作的WCK工作循环：Read、Read32、Write、Write32、Masked Write、Mode Register Read、Read FIFO、Write FIFO、Read DQ Calibration及/或Duty Cycle Monitor。存储器控制器可通过将信息编程于模式寄存器中(例如，将信息编程为模式寄存器的操作码)来调整内部时钟的工作循环。举例来说，在包含图3的数据路径300的本发明的实施例中，工作循环可通过将信息编程为模式寄存器(MR)325的操作码进行调整。假设针对本发明的实施例，MR 325包含8个位的操作码，那么控制器可通过DCAL的操作码MR OP[3:0]及DCAU设置的MR OP[7:4]调整工作循环。可由控制器以不同方式确定DCA的合意模式寄存器设置。

图8说明内部WCK在DCA范围内的实例调整。在图8的实例中，DCA包含+7到-7个步长的调整范围。以此方式，可将DCA设置到DCA范围的15个不同步长中的一者以调整内部WCK的工作循环。步长N与步长N+1(或N-1)之间的实际值的差可由于工作循环通过改变DCA的变化可能不是线性的而改变。通过增加(+)步长调整DCA增加WCK的高工作循环，而通过减少(-)步长调整DCA减少WCK的高工作循环。图9说明用于DCA代码增加的WCK的高工作循环的增加及用于DCA代码减少的WCK的高工作循环的减少。

本发明的实施例包含按多个步长大小(例如一个以上步长大小)改变DCA代码及/或依据一系列DCA代码识别DCM偏移以识别DCA电路的DCA代码设置。下文将更详细描述本发明的实例实施例。使用多个步长大小可促进用于DCA电路的DCA代码设置的有效识别。多个步长大小可结合一系列DCA代码的线性搜索一起使用，其中较大步长大小被认为是快速且较小步长大小被认为是慢速。依据一系列DCA代码识别DCM偏移可改进设置DCA电路的DCA代码的准确性。用于DCM偏移的一系列DCA代码中的中间DCA代码，例如，一系列DCA代码中间(或接近中间)的DCA代码，可用作用于DCA电路的可接受DCA代码设置。

图10到15是根据本发明的一些实施例的用于设置工作循环调整器(DCA)电路的操作的图。所述操作可由存储器控制器用于设置DCA电路以调整内部时钟信号的时序，例如，调整内部时钟树工作循环，以补偿半导体装置的系统性工作循环错误。图10到15的操作可结合先前参考图1到9描述的本发明的实施例的任何组合一起使用。例如，可由存储器控制器将用以执行下文针对图10到15所描述的操作的命令发出到半导体装置。为了简洁起见，在下文描述中省略了对所发出的特定命令的特定参考及对特定命令的发出的特定参考。然而，命令的发出及何时发出用以执行操作的命令希望是在本发明的范围内。

图10到15各自展示包含以下各者的操作：执行工作循环监测(DCM)序列以确定工作循环结果(DCM结果)，及基于DCM结果调整DCA电路以达到用于DCA电路的最优设置。在本发明的一些实施例中，DCM序列可包含图6的DCM序列。在本发明的一些实施例中，具有图7中所展示的时序的DCM序列可包含于DCM序列中。在本发明的一些实施例中，如图5中展示那样定义由图10的操作确定的DCA结果。在本发明的一些实施例中，如图4中展示那样将DCM结果提供于模式寄存器中。

在图10到15的实例操作中，基于DCM结果调整的DCA电路包含+7到-7个步长的调整范围。以此方式，可将DCA电路设置到15个不同步长中的一者以调整例如内部WCK(例如包含内部WCK_t及/或WCK_c)的内部数据时钟的工作循环。还将参考图3的时钟路径300的DCA电路320及DCM 350描述图10到15的实例操作。另外，每一DCM序列可提供两个DCM结果。举例来说，为DCM的第一输入条件(例如第一DCM翻转设置)提供一个DCM结果，且为DCM的第二输入条件(例如第二DCM翻转设置)提供第二DCM结果。在本发明的一些实施例中，将DCM结果提供于模式寄存器中。举例来说，可将DCM结果中的每一者提供为模式寄存器的相应操作码。在其中DCM结果如图4中展示那样提供于模式寄存器中的本发明的实施例中，在图10的实例操作的DCM序列期间确定的两个操作码可对应于操作码OP[2]及OP[3]，其中OP[2]提供第一DCM翻转设置(例如，无翻转)的DCM结果，且其中OP[3]提供第二DCM翻转设置(例如，有翻转)的DCM结果。在包含数据的高位字节及低位字节的本发明的实施例中，可从用于数据的另一字节的DCM序列提供额外DCM结果。

图10是根据本发明的实施例的用于设置DCA电路的操作的图。图10的实例操作的DCA电路被认为不具有任何DCM偏移。即，DCA电路不包含由电路变化及失配引起的一系列测量误差。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。例如，通过存储器控制器将适当命令发出到存储器在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。如先前描述，图10的实例操作的DCM序列提供两个DCM结果，其各自对应于DCM的不同条件，例如，在无DCM翻转的情况下及在有DCM翻转的情况下。将两个DCM结果描述为对应于模式寄存器的操作码OP[3:2]。在图10的实例操作中，来自第一DCM序列的DCM结果是OP[3:2]＝00。00结果指示两个条件的高工作循环都小于50％。第一DCM结果由例如存储器控制器评估，且发出命令使得用于设置DCA电路的操作码由存储器控制器改变以导致内部时钟的高工作循环增大。如图10中展示，在时间T1之后按例如2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+2且增大高工作循环。

在时间T1之后的2步长增大之后，第二DCM序列在时间T2起始且在时间T3停止。在时间T2与T3之间的第二DCM序列期间确定第二DCM结果。来自第二DCM序列的DCM结果是OP[3:2]＝00。如先前描述，00结果指示用于DCM的两个条件的高工作循环都小于50％。评估第二DCM结果，且改变用于设置DCA电路的操作码以导致内部时钟的高工作循环增大。如图10中展示，在时间T3之后按2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+4且增大高工作循环。

在时间T4与T5之间执行第三DCM序列，这导致第三DCM结果OP[3:2]＝00，这指示用于DCM的两个条件的高工作循环小于50％。再次改变用于设置DCA电路的操作码以导致内部时钟的高工作循环增大。如图10中展示，在时间T5之后按2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+6且进一步增大高工作循环。

在时间T6与T7之间执行第四DCM序列，这导致第四DCM结果OP[3:2]＝11。11结果指示用于DCM的两个条件的高工作循环都大于50％。时间T5处的OP[3:2]＝00改成时间T7处的OP[3:2]＝11指示在时间T5之后将DCA电路调整到+6的设置导致内部时钟的高工作循环比增加超过所需。因此，DCA应经调整以使设置从+6减少以减小内部时钟的高工作循环。如图10中展示，在时间T7之后按小于1个步长的第一步长大小的第二步长大小调整DCA电路以将DCA电路的设置减小到+5且减小高工作循环。

第二步长大小可用于比按第一步长大小调整设置更精细地调整DCA电路的设置。例如在DCM结果从指示高工作循环小于50％到指示高工作循环大于50％的变化之后可使用第二步长大小。可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T7之后按第一步长(即，2个步长)减少DCA电路的设置将导致+4的DCA电路设置，其基于来自时间T4与T5之间的DCM序列的DCM结果已知是OP[3:2]＝00。DCM结果OP[3:2]＝00指示用于DCM的两个条件的高工作循环都小于50％。因此，在时间T7之后按第二步长调整DCA电路的设置导致尚未被评估的+5的DCA电路设置(如+4及+6的DCA电路设置已经被评估那样)。

在DCA电路调整到设置+5之后，可在时间T8与T9之间执行第五DCM序列，这导致不确定的第五DCM结果，即，OP[3:2]＝10或OP[3:2]＝01。不确定的DCM结果指示在DCM序列期间测试的两个条件中的每一者的DCM结果不同，一个DCM结果指示大于50％的高工作循环，且另一DCM结果指示小于50％的高工作循环。基于DCM结果的历史，从+5进一步调整到DCA电路设置将导致如需要DCA电路调整那样已被评估的条件(例如，针对+4设置的OP[3:2]＝00及针对+6设置的OP[3:2]＝11)。因此，当前+5DCA设置导致DCA电路的可接受(例如，不满意程度最低的)设置。

在本发明的一些实施例中，不执行第五DCM序列。第五DCM序列可例如被存储器控制器基于DCM结果的历史认为是不必要的。特定来说，+4及+6的DCA电路设置是不令人满意的且导致DCA电路设置的调整。因此，通过推断，+5的DCA设置导致DCA电路的不满意程度最低的设置。

图11是根据本发明的实施例的用于设置工作循环调整器(DCA)电路的操作的图。图11的实例操作的DCA电路被认为不具有任何DCM偏移。即，DCA电路不包含由电路变化及失配引起的一系列测量误差。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。例如，通过存储器控制器将适当命令发出到存储器在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。如先前描述，图11的实例操作的DCM序列提供两个DCM结果，其各自对应于DCM的不同条件，例如，在无DCM翻转的情况下及在有DCM翻转的情况下。将两个DCM结果描述为对应于模式寄存器的操作码OP[3:2]。在图11的实例操作中，来自第一DCM序列的DCM结果是OP[3:2]＝11。11结果在图11的实例操作中指示两个条件的高工作循环都大于50％。第一DCM结果由例如存储器控制器评估，且发出命令使得用于设置DCA电路的操作码由存储器控制器改变以导致内部时钟的高工作循环减小。如图11中展示，在时间T1之后按例如2个步长的第一步长大小调整DCA电路以将DCA电路的设置减小到-2且减小高工作循环。

在时间T1之后的2步长减小之后，在时间T2起始第二DCM序列且在时间T3停止第二DCM序列。在时间T2与T3之间的第二DCM序列期间确定第二DCM结果。来自第二DCM序列的DCM结果是OP[3:2]＝00。如先前描述，00结果指示用于DCM的两个条件的高工作循环都小于50％。评估第二DCM结果，且改变用于设置DCA电路的操作码以导致内部时钟的高工作循环增大。如图11中展示，在时间T3之后按小于例如1个步长的第一步长大小的第二步长大小调整DCA电路以将DCA电路的设置从-2增大到-1且增大高工作循环。

如先前参考图10的实例操作描述，第二步长大小可用于比按第一步长大小调整设置更精细地调整DCA电路的设置。例如在DCM结果从指示高工作循环大于50％到指示高工作循环小于50％的变化之后可使用第二步长大小。可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T3之后按第一步长(即，2个步长)增大DCA电路的设置将导致0的DCA电路设置，其基于来自时间T0与T1之间的DCM序列的DCM结果已知是OP[3:2]＝11。OP[3:2]＝11的DCM结果指示用于DCM的两个条件的高工作循环都大于50％。因此，在时间T3之后按第二步长调整DCA电路的设置导致尚未被评估的-1的DCA电路设置(如0及-2的DCA电路设置已经被评估那样)。

在DCA电路调整到设置-1之后，可在时间T4与T5之间执行第三DCM序列，其导致是不确定的第三DCM结果，即，OP[3:2]＝10或OP[3:2]＝01。如先前描述，不确定的DCM结果指示在DCM序列期间测试的两个条件中的每一者的DCM结果不同，一个DCM结果指示大于50％的高工作循环，且另一DCM结果指示小于50％的高工作循环。基于DCM结果的历史，从-1进一步调整到DCA电路设置将导致如需要DCA电路调整那样已被评估的条件(例如，针对0设置的OP[3:2]＝11及针对-2设置的OP[3:2]＝00)。因此，当前-1DCA设置导致DCA电路的可接受设置。

在本发明的一些实施例中，不执行第三DCM序列。第三DCM序列可例如被存储器控制器基于DCM结果的历史认为是不必要的。特定来说，0及-2的DCA电路设置是不令人满意的且导致DCA电路设置的调整。因此，通过推断，-1的DCA设置导致DCA电路的不满意程度最低的设置。

图12是根据本发明的实施例的用于设置工作循环调整器(DCA)电路的操作的图。图12的实例操作的DCA电路被认为具有DCM偏移。即，DCA电路包含由电路变化及失配引起的一系列测量误差。在图12的实例操作中，DCM偏移在DCA设置的约2到3个步长的范围内。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。例如，通过存储器控制器将适当命令发出到存储器在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。来自第一DCM序列的DCM结果是OP[3:2]＝00，这指示两个条件的高工作循环都小于50％。第一DCM结果由例如存储器控制器评估，且发出命令使得用于设置DCA电路的操作码由存储器控制器改变以导致内部时钟的高工作循环增大。如图12中展示，在时间T1之后按例如2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+2且增大高工作循环。

在时间T1之后的2步长增大之后，在时间T2起始第二DCM序列且在时间T3停止第二DCM序列。在时间T2与T3之间的第二DCM序列期间确定第二DCM结果。来自第二DCM序列的DCM结果是OP[3:2]＝00。如先前描述，00结果指示用于DCM的两个条件的高工作循环都小于50％。评估第二DCM结果，且改变用于设置DCA电路的操作码以导致内部时钟的高工作循环增大。如图12中展示，在时间T3之后按2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+4且增大高工作循环。

在时间T4与T5之间执行第三DCM序列，这导致是不确定的第三DCM结果，即，OP[3:2]＝10或OP[3:2]＝01。如先前描述，不确定的DCM结果指示在DCM序列期间测试的两个条件中的每一者的DCM结果不同，一个DCM结果指示大于50％的高工作循环，且另一DCM结果指示小于50％的高工作循环。考虑到DCM结果是不确定的且DCA设置中的过冲尚未导致从来自时间T2与T3之间的DCM序列的先前DCM结果OP[3:2]＝00的确定变化，来自时间T4与T5之间的DCM序列的不确定DCM结果被认为是在DCM的误差范围内的设置，即，在DCM的DCM偏移内的设置。

通过针对不同DCA电路设置执行DCM序列以识别导致邻接导致不确定DCM结果的DCA电路设置的确定DCM结果的设置确定DCM偏移范围的边界。DCM偏移的边界由导致不确定(例如上边界)的DCM结果的最大DCA电路设置及导致不确定(例如下边界)的DCM结果的最小DCA电路设置表示。邻接DCM偏移的上边界的确定DCM结果的DCA代码比表示上边界的不确定DCA结果的DCA代码大一个步长，且邻接DCM偏移的下边界的确定DCM结果的DCA代码比表示下边界的不确定DCA结果的DCA代码小一个步长。

举例来说，在时间T5之后来自+4的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置以继续增大DCA电路设置。所得DCA电路设置是+6。在时间T6与T7之间执行第四DCM序列。所得第四DCM结果再次是不确定的，这指示+6的DCA电路设置在DCM偏移的范围内。在时间T7之后进一步增大DCA电路设置以找出DCM偏移的边界。在DCA电路设置已经处于+6且最大DCA电路设置是+7的情况下，按1个步长调整DCA电路设置以将DCA电路设置增大到+7。

在时间T8与T9之间执行第五DCM序列，这导致第五DCM结果OP[3:2]＝11。第五DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都大于50％。在+7的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环大于50％的情况下，且进一步在+6的DCA电路设置导致不确定DCM结果的情况下，可推断+6的DCA电路设置表示DCM偏移的上边界。仍将确定DCM偏移的下边界。

为了确定DCM偏移的下边界，相对于+4的DCA设置调整DCA电路设置，其如先前描述导致来自时间T4到T5之间的DCM序列的不确定DCM结果。在+4的CA电路设置导致不确定DCM结果且搜索DCM偏移的下边界的情况下，调整DCA电路设置以减小高工作循环。按小于例如1个步长的第一步长大小的第二步长大小调整DCA设置以将DCA电路的设置从+4减小到+3。

1个步长的第二步长大小可用于调整DCA电路设置，因为例如DCA电路设置的调整方向相对于导致不确定DCM结果的调整方向存在变化。如先前描述，导致来自+4的DCA电路设置的不确定DCM结果的调整方向正增大高工作循环(即，在时间T3之后从+2的DCA电路设置到+4的DCA电路设置的2步长增大的调整)。在现在调整DCA电路设置以减小高工作循环以便找出DCM偏移的下边界的情况下，将调整方向改成负方向。可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T5之后按第一步长(即，2个步长)减少DCA电路的设置将导致+2的DCA电路设置，其基于来自时间T2与T3之间的DCM序列的DCM结果已知是OP[3:2]＝00。OP[3:2]＝00的DCM结果指示用于DCM的两个条件的高工作循环都小于50％。因此，在时间T5之后按第二步长调整DCA电路的设置导致尚未被评估的+3的DCA电路设置(如+2DCA电路设置已经被评估那样)。因此，第二步长大小用于将DCA电路设置从+4减小到+3。

在将DCA电路设置调整到+3之后在时间T10与T11之间执行第六DCM序列，这导致第六DCM结果OP[3:2]＝00。第六DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都小于50％。在+3的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环小于50％的情况下，且进一步在+4的DCA电路设置导致不确定DCM结果的情况下，可推断+4的DCA电路设置表示DCM偏移的下边界。

因此，在图12的实例操作中，确定DCM偏移的边界是+4及+6的DCA电路设置。

在DCM偏移的边界内的DCA电路设置可导致DCA电路的可接受设置。举例来说，在DCM偏移的边界中间(或接近中间)的中间DCA电路设置可导致DCA电路的不满意程度最低的设置。参考图12的实例操作，+5的DCA电路设置是在+4与+6的DCM偏移边界中间的中间DCA电路设置。+5的DCA电路设置可提供DCA电路的可接受设置。

图13是根据本发明的实施例的用于设置工作循环调整器(DCA)电路的操作的图。图13的实例操作的DCA电路被认为具有DCM偏移。即，DCA电路包含由电路变化及失配引起的一系列测量误差。在图13的实例操作中，DCM偏移在DCA设置的约2到3个步长的范围内。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。来自第一DCM序列的DCM结果是不确定的。考虑到DCM结果是不确定的且尚不存在已导致确定DCM结果的任何DCA电路设置，导致来自时间T0与T1之间的DCM序列的不确定DCM结果的DCA电路设置被认为是在DCM的误差范围内，即，在DCM的DCM偏移内。

如先前描述，通过针对不同DCA电路设置执行DCM序列以识别导致邻接导致不确定DCM结果的DCA电路设置的确定DCM结果的设置确定DCM偏移范围的边界。DCM偏移的边界由导致不确定(例如上边界)的DCM结果的最大DCA电路设置及导致不确定(例如下边界)的DCM结果的最小DCA电路设置表示。

举例来说，在时间T1之后来自0的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置。在图13的实例操作中，按第一步长大小将DCA电路设置增大到+2。然而，在本发明的其它实施例中，可在初始DCA电路设置在DCM偏移内时按第一步长大小减小DCA电路设置。

针对+2的DCA电路设置，在时间T2与T3之间执行第二DCM序列以确定第二DCM结果。第二DCM结果是OP[3:2]＝11。如先前描述，11DCM结果指示用于DCM的两个条件的高工作循环都大于50％。评估第二DCM结果，且改变用于设置DCA电路的操作码以导致高工作循环减少。如图13中展示，在时间T3之后按小于例如1个步长的第一步长大小的第二步长大小调整DCA电路设置以将DCA电路的设置从+2减小到+1且减小高工作循环。

1个步长的第二步长大小可用于调整DCA电路设置，因为例如DCA电路设置的调整方向相对于先前调整方向存在变化。如先前描述，导致+2的DCA电路设置的DCM结果OP[3:2]＝11的调整方向正增大高工作循环(即，在时间T1之后从0的DCA电路设置到+2的DCA电路设置的2步长增大的调整)。在现在调整DCA电路设置以减小高工作循环的情况下，将调整方向改成负方向。因此，第二步长大小用于将DCA电路设置从+2调整到+1。可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T3之后按第一步长(即，2个步长)减少DCA电路的设置将导致0的DCA电路设置，其基于来自时间T0与T1之间的DCM序列的DCM结果已知是不确定的。因此，在时间T3之后按第二步长调整DCA电路的设置导致尚未被DCM序列评估的+1的DCA电路设置(如0的DCA电路设置已经被评估那样)。

针对+1的DCA电路设置在时间T4与T5之间执行第三DCM序列，这导致第三DCM结果OP[3:2]＝11。第三DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都大于50％。在+1的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环大于50％的情况下，且进一步在0的DCA电路设置导致不确定DCM结果的情况下，可推断0的DCA电路设置表示DCM偏移的上边界。仍将确定DCM偏移的下边界。

为了确定DCM偏移的下边界，相对于0的DCA设置调整DCA电路设置，其如先前描述导致来自时间T0到T1之间的DCM序列的不确定DCM结果。在0的CA电路设置导致不确定DCM结果且搜索DCM偏移的下边界的情况下，调整DCA电路设置以减小高工作循环。按第一步长大小调整DCA设置以将DCA电路的设置从0减小到-2。因为不存在用于减少DCA电路设置的调整的DCM结果，所以可使用2个步长的第一步长大小。

在时间T6与T7之间执行第四DCM序列。所得第四DCM结果是不确定的，这指示-2的DCA电路设置在DCM偏移的范围内。在时间T7之后再次进一步减小DCA电路设置以找出DCM偏移的下边界。在时间T7之后来自-2的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置以继续减小DCA电路设置。所得DCA电路设置是-4。在时间T8与T9之间执行第五DCM序列。所得第五DCM结果是OP[3:2]＝00，这指示用于DCM的两个条件的高工作循环都小于50％。评估第五DCM结果，且改变用于DCA电路设置的操作码以导致高工作循环增大。如图13中展示，在时间T9之后按1个步长的第二步长大小调整DCA电路以将DCA电路的设置从-4增大到-3且增大高工作循环。

例如在DCA电路设置的调整方向相对于导致先前DCM结果的调整方向中发生变化之后，第二步长大小可用于将DCA电路设置调整到-3。如先前描述，导致-4的DCA电路设置的DCM结果的调整方向正减小高工作循环(即，在时间T7之后从-2的DCA电路设置到-4的DCA电路设置的-2的调整)。在现在调整DCA电路设置以增大高工作循环以便找出DCM偏移的下边界的情况下，将调整方向改成正方向。因此，第二步长大小用于将DCA电路设置从-4调整到-3。

可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T9之后按第一步长(即，2个步长)增大DCA电路的设置将导致-2的DCA电路设置，其基于来自时间T6与T7之间的DCM序列的DCM结果已知是不确定的。OP[3:2]＝00的DCM结果指示用于DCM的两个条件的高工作循环都小于50％。因此，在时间T9之后按第二步长调整DCA电路的设置导致尚未被DCM序列评估的-3的DCA电路设置(如-2DCA电路设置已经被评估那样)。

在将DCA电路设置调整到-3之后在时间T10与T11之间执行第六DCM序列，这导致DCM结果OP[3:2]＝00中的第六DCM结果。第六DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都小于50％。在-3的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环都小于50％的情况下，且进一步在-2的DCA电路设置导致来自时间T6与T7之间的DCM序列的不确定DCM结果的情况下，可推断-2的DCA电路设置表示DCM偏移的下边界。

这样，在图13的实例操作中，确定DCM偏移的边界是0及-2的DCA电路设置。

如先前参考图12描述，DCM偏移的边界内的DCA电路设置可导致DCA电路的可接受设置。在DCM偏移的边界中间(或接近中间)的中间DCA电路设置可导致DCA电路的不满意程度最低的设置。参考图13的实例操作，-1的DCA电路设置是在0与-2的DCM偏移边界中间的中间DCA电路设置。-3的DCA电路设置可提供DCA电路的可接受设置。

与图10及11的实例操作对比，图12及13的实例操作包含识别表示DCM偏移的边界的DCA电路设置。针对图10及11的实例操作，假设不存在DCM偏移，且因此，识别DCM偏移的边界是不必要的。基于边界DCA电路设置，边界DCA电路设置之间的中间DCA电路设置用于设置DCA电路。图10到13的实例操作可部分或完全组合以提供本发明的替代实施例。

图14是根据本发明的实施例的用于设置工作循环调整器(DCA)电路的操作的图。图14的实例操作的DCA电路被认为具有DCM偏移。即，DCA电路包含由电路变化及失配引起的一系列测量误差。在图14的实例操作中，DCM偏移在DCA设置的约6个步长的范围内。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。来自第一DCM序列的DCM结果是OP[3:2]＝00，这指示两个条件的高工作循环都小于50％。评估第一CM结果，且改变用于设置DCA电路的操作码以导致内部时钟的高工作循环增大。如图14中展示，在时间T1之后按例如2个步长的第一步长大小调整DCA电路以将DCA电路的设置增大到+2且增大高工作循环。

在时间T1之后的2步长增大到+2的DCA电路设置之后，第二DCM序列在时间T2起始且在时间T3停止。在时间T2与T3之间的第二DCM序列期间确定第二DCM结果。来自第二DCM序列的DCM结果是不确定的。考虑到DCM结果是不确定的且DCA设置中的过冲尚未导致从来自时间T0与T1之间的DCM序列的先前DCM结果OP[3:2]＝00的确定变化，来自时间T2与T3之间的DCM序列的不确定DCM结果被认为在DCM的误差范围内，即，在DCM的DCM偏移内。

在时间T3之后来自+2的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置以继续增大DCA电路设置。所得DCA电路设置是+4。在时间T4与T5之间执行第三DCM序列。所得第三DCM结果是不确定的，这指示+4的DCA电路设置仍在DCM偏移的范围内。在时间T5之后再次按2个步长的第一步长大小增大DCA电路设置以继续增大DCA电路设置。所得DCA电路设置是+6。在时间T6与T7之间执行第四DCM序列。所得第四DCM结果再次是不确定的，这指示+6的DCA电路设置仍在DCM偏移的范围内。在时间T7之后再次进一步增大DCA电路设置以找出DCM偏移的边界。在DCA电路设置已经处于+6且最大DCA电路设置是+7的情况下，按1个步长调整DCA电路设置以将DCA电路设置增大到+7。

在时间T8与T9之间执行第五DCM序列，这导致第五DCM结果OP[3:2]＝11。第五DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都大于50％。在+7的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环都大于50％的情况下，且进一步在+6的DCA电路设置导致不确定DCM结果的情况下，可推断+6的DCA电路设置表示DCM偏移的上边界。仍将确定DCM偏移的下边界。

为了确定DCM偏移的下边界，相对于+2的DCA设置调整DCA电路设置，其如先前描述导致来自时间T2到T3之间的DCM序列的不确定DCM结果。在+2的CA电路设置导致不确定DCM结果且搜索DCM偏移的下边界的情况下，调整DCA电路设置以减小高工作循环。按小于例如1个步长的第一步长大小的第二步长大小调整DCA设置以将DCA电路的设置从+2减小到+1。

1个步长的第二步长大小可用于调整DCA电路设置，因为例如DCA电路设置的调整方向相对于导致不确定DCM结果的调整方向存在变化。如先前描述，导致来自+2的DCA电路设置的不确定DCM结果的调整方向由正增大高工作循环(即，在时间T1之后从0的DCA电路设置到+2的DCA电路设置的2步长增大的调整)。在现在调整DCA电路设置以减小高工作循环以便找出DCM偏移的下边界的情况下，将调整方向改成负方向。因此，第二步长大小用于将DCA电路设置从+2调整到+1。

可基于DCM结果的历史替代地或另外使用1个步长的第二步长大小。举例来说，在时间T9之后按第一步长(即，2个步长)减少DCA电路的设置将导致0的DCA电路设置，其基于来自时间T0与T1之间的DCM序列的DCM结果已知是OP[3:0]＝00。OP[3:2]＝00的DCM结果指示用于DCM的两个条件的高工作循环都小于50％。因此，在时间T9之后按第二步长调整DCA电路的设置导致尚未被DCM序列评估的+1的DCA电路设置(如0的DCA电路设置已经被评估那样)。

在将DCA电路设置调整到+1之后在时间T10与T11之间执行第六DCM序列，这导致不确定的第六DCM结果。在+1的DCA电路设置导致不确定DCM结果的情况下，且进一步在0的DCA电路设置导致确定DCM结果OP[3:2]＝00的情况下，可推断，+1的DCA电路设置表示DCM偏移的下边界。

因此，在图14的实例操作中，确定DCM偏移的边界是+1及+6的DCA电路设置。

如先前参考图12及13描述，DCM偏移的边界内的DCA电路设置可导致DCA电路的可接受设置。举例来说，在DCM偏移的边界中间(或接近中间)的中间DCA电路设置可导致DCA电路的不满意程度最低的设置。参考图14的实例操作，+1与+6之间的DCM偏移包含偶数数目个DCA电路设置，也就是，6个步长。因此，在DCM偏移的边界中间没有一个DCA电路设置。然而，+3及+4的DCA电路设置两者是靠近DCM偏移的+1与+6边界中间的DCA电路设置。因此，+3或+4的DCA电路设置可提供DCA电路的可接受设置。

DCM偏移中的两个中间DCA电路设置之间的选择可基于例如所得内部时钟信号具有大于50％的高工作循环或具有小于50％的高工作循环的偏好。DCM偏移中的两个中间DCA电路设置之间的选择可基于替代及/或另外考虑，而不会背离本发明的范围。在图14的特定实例操作中，DCA电路被设置到+3。然而，将DCA电路设置到两个中间DCA电路设置的较低设置或设置到靠近0设置的DCA电路设置不希望限制本发明的范围。

图15是根据本发明的实施例的用于设置工作循环调整器(DCA)电路的操作的图。图15的实例操作的DCA电路被认为具有DCM偏移。即，DCA电路包含由电路变化及失配引起的一系列测量误差。在图15的实例操作中，DCM偏移在DCA设置的约6个步长的范围内。

在时间T0前，例如，在DCA电路初始化之后，将DCA电路设置到调整0。在时间T0起始第一DCM序列且在时间T1停止第一DCM序列。在时间T0与T1之间的第一DCM序列期间确定第一DCM结果。来自第一DCM序列的DCM结果是不确定的。考虑到DCM结果是不确定的且尚不存在已导致确定DCM结果的任何DCA电路设置，导致来自时间T0与T1之间的DCM序列的不确定DCM结果的DCA电路设置被认为是在DCM的误差范围内，即，在DCM的DCM偏移内。

在时间T1之后来自0的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置。在图15的实例操作中，按第一步长大小将DCA电路设置增大到+2。然而，在本发明的其它实施例中，可在初始DCA电路设置在DCM偏移内时按第一步长大小减小DCA电路设置。

针对+2的DCA电路设置，在时间T2与T3之间执行第二DCM序列以确定第二DCM结果。第二DCM结果是OP[3:2]＝11。如先前描述，11DCM结果指示用于DCM的两个条件的高工作循环都大于50％。评估第二DCM结果，且改变用于设置DCA电路的操作码以导致高工作循环减少。如图15中展示，在时间T3之后按小于例如1个步长的第一步长大小的第二步长大小调整DCA电路设置以将DCA电路的设置从+2减小到+1且减小高工作循环。

1个步长的第二步长大小可用于调整DCA电路设置，因为例如DCA电路设置的调整方向相对于先前调整方向存在变化。如先前描述，导致+2的DCA电路设置的DCM结果OP[3:2]＝11的调整方向正增大高工作循环(即，在时间T1之后从0的DCA电路设置到+2的DCA电路设置的2个步长增大的调整)。在现在调整DCA电路设置以减小高工作循环的情况下，将调整方向改成负方向。因此，第二步长大小用于将DCA电路设置从+2调整到+1。可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T3之后按第一步长(即，2个步长)减少DCA电路的设置将导致0的DCA电路设置，其基于来自时间T0与T1之间的DCM序列的DCM结果已知是不确定的。因此，在时间T3之后按第二步长调整DCA电路的设置导致尚未被DCM序列评估的+1的DCA电路设置(如0的DCA电路设置已经被评估那样)。

针对+1的DCA电路设置在时间T4与T5之间执行第三DCM序列，这导致是不确定的第三DCM结果。在+1的DCA电路设置导致不确定DCM结果的情况下，且进一步在+2的DCA电路设置导致确定DCM结果OP[3:2]＝11的情况下，可推断，+1的DCA电路设置表示DCM偏移的上边界。仍将确定DCM偏移的下边界。

为了确定DCM偏移的下边界，相对于0的DCA设置调整DCA电路设置，其如先前描述导致来自时间T0到T1之间的DCM序列的不确定DCM结果。在0的CA电路设置导致不确定DCM结果且搜索DCM偏移的下边界的情况下，调整DCA电路设置以减小高工作循环。按第一步长大小调整DCA设置以将DCA电路的设置从0减小到-2。因为不存在用于减少DCA电路设置的调整的DCM结果，所以可使用2个步长的第一步长大小。

在时间T6与T7之间执行第四DCM序列。所得第四DCM结果是不确定的，这指示-2的DCA电路设置在DCM偏移的范围内。在时间T7之后再次进一步减小DCA电路设置以找出DCM偏移的下边界。在时间T7之后来自-2的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置以继续减小DCA电路设置。所得DCA电路设置是-4。在时间T8与T9之间执行第五DCM序列。所得第五DCM结果也是不确定的，这指示-4的DCA电路设置仍在DCM偏移的范围内。在时间T9之后来自-4的DCA电路设置的不确定DCM结果之后，按2个步长的第一步长大小调整DCA电路的设置以继续减小DCA电路设置。所得DCA电路设置是-6。

在时间T10与T11之间执行第六DCM序列。所得第五DCM结果是OP[3:2]＝00，这指示用于DCM的两个条件的高工作循环都小于50％。评估第六DCM结果，且改变用于DCA电路设置的操作码以导致高工作循环增大。如图15中展示，在时间T9之后按1个步长的第二步长大小调整DCA电路以将DCA电路的设置从-6增大到-5且增大高工作循环。

例如在DCA电路设置的调整方向相对于导致先前DCM结果的调整方向中发生变化之后，第二步长大小可用于将DCA电路设置调整到-5。如先前描述，导致-6的DCA电路设置的DCM结果的调整方向正减小高工作循环(即，在时间T9之后从-4的DCA电路设置到-6的DCA电路设置的2步长减小的调整)。在现在调整DCA电路设置以增大高工作循环以便找出DCM偏移的下边界的情况下，将调整方向改成正方向。因此，第二步长大小用于将DCA电路设置从-6调整到-5。

可基于DCM结果的历史替代地或另外使用第二步长大小。举例来说，在时间T11之后按第一步长(即，2个步长)增大DCA电路的设置将导致-4的DCA电路设置，其基于来自时间T8与T9之间的DCM序列的DCM结果已知是不确定的。来自时间T10与T11之间的DCM序列的OP[3:2]＝00的DCM结果指示用于DCM的两个条件的高工作循环都小于50％。因此，在时间T11后按第二步长调整DCA电路的设置导致尚未被DCM序列评估的-5的DCA电路设置(如-4DCA电路设置已经被评估那样)。

在将DCA电路设置调整到-5之后在时间T12与T13之间执行第七DCM序列，这导致DCM结果OP[3:2]＝00中的第六DCM结果。第七DCM结果是确定的，且指示用于DCM的两个条件的高工作循环都小于50％。在-5的DCA电路设置导致确定DCM结果且指示两个条件的高工作循环小于50％的情况下，且进一步在-4的DCA电路设置导致来自时间T8与T9之间的DCM序列的不确定DCM结果的情况下，可推断-4的DCA电路设置表示DCM偏移的下边界。

因此，在图15的实例操作中，确定DCM偏移的边界是-4及+1的DCA电路设置。

如先前参考图12到14描述，DCM偏移的边界内的DCA电路设置可导致DCA电路的可接受设置。在DCM偏移的边界中间(或接近中间)的中间DCA电路设置可导致DCA电路的不满意程度最低的设置。参考图15的实例操作，-4与+1之间的DCM偏移包含偶数数目个DCA电路设置，也就是，6个步长。因此，在DCM偏移的边界中间没有一个DCA电路设置。然而，-2及-1的DCA电路设置两者是靠近DCM偏移的-4到+1边界中间的DCA电路设置。因此，-2或-1的DCA电路设置可提供DCA电路的可接受设置。

DCM偏移中的两个中间DCA电路设置之间的选择可基于例如所得内部时钟信号具有大于50％的高工作循环或具有小于50％的高工作循环的偏好。DCM偏移中的两个中间DCA电路设置之间的选择可基于替代及/或另外考虑，而不会背离本发明的范围。在图15的特定实例操作中，DCA电路被设置到-1。然而，将DCA电路设置到两个中间DCA电路设置的较高设置或设置到靠近0设置的DCA电路设置不希望限于本发明的范围。

与图12及13的实例操作对比，图14及15的实例操作包含识别表示包含偶数数目个DCA电路设置的DCM偏移的边界的DCA电路设置。参考图12及13，假设DCM偏移包含奇数数目个DCA设置，且因此，在DCM偏移的边界中间存在一个DCA电路设置。作为在DCM偏移中具有偶数数目个DCA电路设置的结果，在DCM偏移的边界中间没有一个DCA电路设置，但代替地，两个DCA电路设置是靠近DCM偏移的边界中间的中间DCA电路设置。可选择两个中间DCA电路设置中的一者来设置DCA电路。在选择要设置两个中间DCA电路设置中的哪一者时可进行各种考虑。图10到15的实例操作可部分或完全组合以提供本发明的替代实施例。

图10到15的实例操作描述包含按多个步长大小(例如一个以上步长大小)改变DCA代码及/或依据一系列DCA代码识别DCM偏移以识别DCA电路的DCA代码设置的本发明的实施例。使用多个步长大小(例如快速及慢速)及/或识别DCM偏移的一系列DCA代码可以各种方式组合以提供本发明的替代实施例。此外，参考图1到15描述的本发明的实施例可以各个组合经包含以提供本发明的替代实施例。

如先前描述，图10到15的操作的DCA的调整范围是+7到-7。然而，在本发明的一些实施例中，DCA调整范围可大于+7到-7。此实施例的实例可包含+15到-15的DCA调整范围。在本发明的一些实施例中，DCA调整范围可小于+7到-7。此实施例的实例可包含+4到-4的DCA调整范围。因此，本发明的实施例不限于针对图10到15的操作明确描述的+7到-7的特定调整范围。

如先前描述，在从一个DCA代码改成另一者时可使用多个步长大小。举例来说，图10到15的操作被描述为包含第一及第二步长大小。然而，在本发明的一些实施例中，可包含更大数目个步长大小。举例来说，在本发明的一些实施例中，包含三个步长大小。尽管不限于此，但额外步长大小可促进识别可接受DCA代码，其中调整范围大于+7到-7(例如，+15到-15)。另外，步长大小可与参考图10到15的操作(例如，2个步长及1个步长)描述的不同。举例来说，本发明的一些实施例可包含4个步长及2个步长的步长大小。因此，本发明的实施例不限于特定数目个步长大小及先前针对图10到15的描述的步长大小。

从前文应了解，本文已出于说明目的描述本发明的特定实施例，但可在不脱离本发明的精神及范围的情况下作出各种修改。因此，本发明只受所附权利要求书限制。