一种基于阻类存储器的D触发器电路及寄存器

摘要

本发明公开了一种基于阻类存储器的D触发器电路及寄存器，所述D触发器电路包括第一锁存器电路、第二锁存器电路和第一反相器；所述第一锁存器电路和第二锁存器电路拼接构成该D触发器电路。本发明使得电路结构更加简单，版图面积具有更大优势。

说明书

技术领域

本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于阻类存储器的D触发器电路及寄存器。

背景技术

D触发器为构成寄存器的基本结构单元，参见图1所示，传统的D触发器通过一个非门、两个与门和两个或非门来实现，虽然逻辑清晰，但是其用到了20个MOSFET，导致版图面积和级联规模较大。随着工艺尺寸的缩小，电路互联的电阻功耗占比增加，延迟方面也不具备绝对优势。

因此，如何解决上述问题，是本领域技术人员所研究的重点之一。

发明内容

本发明目的是提供一种基于阻类存储器的D触发器电路及寄存器，使得电路结构更加简单，版图面积具有更大优势。

本发明的技术方案是：一种基于阻类存储器的D触发器电路，包括第一锁存器电路、第二锁存器电路和第一反相器；

所述第一锁存器电路包括第一MOSFET管，第一忆阻器、第一电阻和第二反相器；所述第一MOSFET管的源极电性连接输入信号，所述第一MOSFET管的栅极电性连接时钟脉冲信号的反相信号，所述第一MOSFET管的漏极分别电性连接到第一忆阻器的正极、第一电阻的一端和第二反相器的输入端，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的第一与非逻辑电路的输出端，所述第一与非逻辑电路的一个输入端电性连接输入信号，所述第一与非逻辑电路的另一个输入端电性连接时钟脉冲信号的反相信号，所述第一电阻的另一端接地；

所述第二锁存器电路包括第二MOSFET管，第二忆阻器、第二电阻和第三反相器；所述第二MOSFET管的源极电性连接第二反相器的输出端并作为Node节点，所述第二MOSFET管的栅极电性连接时钟脉冲信号，所述第二MOSFET管的漏极分别电性连接到第二忆阻器的正极、第二电阻的一端和第三反相器的输入端，所述第三反相器的输出端电性连接到第一反相器的输入端和输出信号，所述第一反相器的输出端电性连接输出信号的反相信号，所述第二忆阻器的负极电性连接到用于对其进行辅助置位的第二与非逻辑电路的输出端，所述第二与非逻辑电路的一个输入端电性连接Node节点，所述第二与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述第二电阻的另一端接地。

上述技术方案中，所述第一MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管；

所述第二MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管。

上述技术方案中，所述第一与非逻辑电路包括第三忆阻器、第四忆阻器和第四反相器；所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号的反相信号中的一个，所述第四忆阻器的负极电性连接输入信号或时钟脉冲信号的反相信号中的另一个，所述第三忆阻器、第四忆阻器的正极均电性连接到第四反相器的输入端，所述第四反相器的输出端作为第一与非逻辑电路的输出端；

所述第二与非逻辑电路包括第五忆阻器、第六忆阻器和第五反相器；所述第五忆阻器的负极电性连接Node节点或时钟脉冲信号中的一个，所述第六忆阻器的负极电性连接Node节点或时钟脉冲信号中的另一个，所述第五忆阻器、第六忆阻器的正极均电性连接到第五反相器的输入端，所述第五反相器的输出端作为第二与非逻辑电路的输出端。

上述技术方案中，所述第三忆阻器的负极电性连接输入信号，所述第四忆阻器的负极电性连接时钟脉冲信号的反相信号；

所述第五忆阻器的负极电性连接Node节点，所述第六忆阻器的负极电性连接时钟脉冲信号。

本发明还提供一种寄存器，其由上述的D触发器电路构成。

本发明的优点是：

本发明的D触发器电路包括14个MOSFET、6个忆阻器和2个电阻，与现有技术相比，大大减少了MOSFET的数量，由该D触发器电路构成的寄存器结构更加简单，版图面积具有更大优势。

附图说明

下面结合附图及实施例对本发明作进一步描述：

图1为背景技术中传统的D触发器电路图。

图2是本发明实施例一的D触发器电路图。

图3是本发明实施例一的4位寄存器电路图。

图4是本发明实施例一的4位寄存器波形图。

具体实施方式

实施例一：

参见图2所示，本实施例涉及一种基于阻类存储器的D触发器电路，包括第一锁存器电路、第二锁存器电路和第一反相器INV1；

所述第一锁存器电路包括第一MOSFET管M1，第一忆阻器ME1、第一电阻R

所述第二锁存器电路包括第二MOSFET管M2，第二忆阻器ME2、第二电阻R

本实施例中，所述第一MOSFET管和第二MOSFET管均选用增强型N沟道MOSFET管。需要说明的是，本实施例电路中的增强型N沟道MOSFET管还可以选用耗尽型P沟道MOSFET管进行代替。

本实施例中，所述第一与非逻辑电路包括第三忆阻器ME3、第四忆阻器ME4和第四反相器INV4；所述第三忆阻器ME3的负极电性连接输入信号D或时钟脉冲信号的反相信号CP＇中的一个，所述第四忆阻器ME4的负极电性连接输入信号D或时钟脉冲信号的反相信号CP＇中的另一个，所述第三忆阻器ME3、第四忆阻器ME4的正极均电性连接到第四反相器INV4的输入端，所述第四反相器INV4的输出端作为第一与非逻辑电路的输出端；

所述第二与非逻辑电路包括第五忆阻器ME5、第六忆阻器ME6和第五反相器INV5；所述第五忆阻器ME5的负极电性连接Node节点或时钟脉冲信号中CP的一个，所述第六忆阻器ME6的负极电性连接Node节点或时钟脉冲信号CP中的另一个，所述第五忆阻器ME5、第六忆阻器ME6的正极均电性连接到第五反相器INV5的输入端，所述第五反相器INV5的输出端作为第二与非逻辑电路的输出端。

具体地，所述第三忆阻器ME3的负极电性连接输入信号D，所述第四忆阻器ME4的负极电性连接时钟脉冲信号的反相信号CP＇；

所述第五忆阻器ME5的负极电性连接Node节点，所述第六忆阻器ME6的负极电性连接时钟脉冲信号CP。

再次参见图2所示，其为上升沿D触发器电路图，其工作过程为：当CP为低电平0时，CP＇为高电平1，此时第一锁存器完成锁存功能，Node节点电压为CP＇下降为0前D的最终状态再取反，而第二锁存器由于CP为低电平，处于保持状态，所以Node节点保存了D最后一次输入的取反值；当CP变为高电平1时，CP＇为低电平0，此时第一锁存器由于CP＇为0而保持，第二锁存器将Node电压锁存输出，经过INV3将锁存结果进行取反，得到原始的D输入终态值。上升沿D触发器电路逻辑真值表如表1所示。

表1.上升沿D触发器电路逻辑真值表

参见图3所示，本发明还提供一种寄存器，其由上述的D触发器电路构成，具体涉及一种4位寄存器。该寄存器可以采用串行输入，即前一级寄存器Q端接后一级寄存器D端；也可以采用并行输入，即每一级D端都单独输入，Q端都单独输出。采用并行输入的优点是：避免由于忆阻器两端电压施加时间过长导致阻值漂移。ENB为电源管控输入。当ENB为0时，寄存器正常工作；当ENB为1时，电源切断。该节能设计利用忆阻器存储的非挥发性，减少电路工作的静态功率。利用电路仿真软件进行仿真，得到4位寄存器写“1010”的波形如图4所示。

该4位寄存器用到了24个忆阻器，56个MOSFET和8个电阻，由于忆阻器的面积很小，比起传统4位寄存器用到80个MOSFET，具有更大的版图面积优势。同时节能设计也带来更低的能耗。

当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。