一种激光雷达接收器前端读出集成电路像素单元版图结构

摘要

本发明公开了一种激光雷达接收器前端读出集成电路像素单元版图结构，第一版图区与第二版图区相连，第二版图区与第三版图区相连，第三版图区与第四版图区和第五版图区相连；第一版图区为In柱互联版图区；第二版图区为跨阻放大器版图区；第三版图区为时序控制电路版图区；第四版图区为行选择总线走线版图区；第五版图区为输入行驱动版图区。本发明在有限的面积内可完成所有像素单元版图设计，面积达到最优化，降低了芯片成本；柱互联区域、模拟电路模块和数字电路模块间有效隔离，考虑RC寄生效应、工艺加工不均匀对阵列电路的时钟、电源的布线带来不利影响，提高像素单元电路的一致性和抗干扰能力。

说明书

技术领域

本发明涉及集成电路设计技术领域，涉及芯片版图结构，尤其涉及一种激光雷达接收器前端读出集成电路像素单元版图结构。

背景技术

在航空航天、造船、轨道交通、高端制造等领域中，激光雷达广泛应用于目标跟踪和定位。激光雷达主要由激光发射器，接收器，信号处理模块和显示构成，其中接收器是激光雷达的核心部件之一，接收器系统结构由光电二极管以及前端读出电路像素单元阵列组成。随着阵列规模不断扩大，RC寄生效应、工艺加工不均匀对阵列电路的时钟、电源的布线带来不利影响，使得与之匹配的读出处理电路像素单元版图设计难度加大。

发明内容

本发明所要解决的技术问题是克服现有技术的缺陷，在像素单元版图考虑互连In柱的电容寄生效应，设计探测器合适的位置以及寄生电容大小对探测器信号的影响干扰，对In柱互联、跨阻放大器和数字处理电路的位置进行布局布线，提出了一种激光雷达接收器前端读出集成电路的像素单元版图结构。

为解决上述技术问题，本发明采用的技术方案如下：

一种激光雷达接收器前端读出集成电路像素单元版图结构，

包括第一版图区、第二版图区、第三版图区、第四版图区和第五版图区，其中，第一版图区与第二版图区相连，第二版图区与第三版图区相连，第三版图区与第四版图区和第五版图区相连；

第一版图区为In柱互联版图区；

第二版图区为跨阻放大器版图区，采用单独模拟电源和模拟地供电；

第三版图区为时序控制电路版图区，包括数字逻辑控制电路版图区，采用单独数字电源和数字地供电；

第四版图区为行选择总线走线版图区，采用不同层次的金属间隔平行走线；

第五版图区为输入行驱动版图区，采用单独数字电源和数字地供电，产生行选择总线，通过增加冗余走线使信号线等长。

进一步地，第一版图区添加衬底隔离环进行隔离。

进一步地，第一版图区与衬底隔离环间设有预设距离3μm～10μm。

进一步地，第一版图区与第二版图区间设有预设距离3μm～5μm。

进一步地，第二版图区添加衬底隔离环进行隔离。

进一步地，第二版图区与第三版图区有预设距离5μm～10μm。

进一步地，第二版图区与第一版图区相邻设置；第三版图区与第二版图区相邻设置；第四版图区与第三版图区相邻设置；第五版图区与第四版图区相邻设置。

进一步地，第一版图区、第三版图区分别设置在第二版图区的相邻的两侧；第二版图区、第四版图区分别设置在第三版图区相对的两侧；第三版图区、第五版图区分别设置在第四版图区相对的两侧。

本发明所达到的有益效果：

本发明的版图结构，在有限且规定的面积内可完成所有像素单元版图设计，各版图区布局合理、紧凑，面积达到最优化，降低了芯片成本；同时，In柱互联区域、模拟电路模块和数字电路模块间有效隔离，考虑RC寄生效应、工艺加工不均匀对阵列电路的时钟、电源的布线带来不利影响，提高像素单元电路的一致性和抗干扰能力。

附图说明

图1是本发明具体实施的激光雷达接收器前端读出集成电路像素单元版图结构。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

参见图1所示，为本实施例具体实施的激光雷达接收器前端读出集成电路像素单元版图结构示意图。本实施例中，像素单元版图面积100μm*100μm，阵列规模为64*64，采用0.18μm、6层金属工艺。该版图结构，包括第一版图区10、第二版图区20、第三版图区30、第四版图区40、第五版图区50。其中，第一版图区10与第二版图区20、第二版图区20与第三版图区30、第三版图区30与第四版图区40和第五版图区50相连。

第一版图区10位于所述芯片的下方右侧区域，为In柱互联版图区，采用顶层金属和钝化层设计25μm*25μm，添加衬底隔离环进行隔离，与隔离环间设有预设距离3μm～10μm，与第二版图区20间设有预设距离3μm～5μm；第二版图区20位于所述芯片的下方左侧区域，为跨阻放大器版图区，采用单独模拟电源和模拟地供电，采用M3～M6多层金属进行走线，金属宽度为3μm～5μm，添加衬底隔离环进行隔离，与第三版图区30间设有预设距离5μm～10μm；第三版图区30位于所述芯片的中间区域，为时序控制电路版图区，包括数字逻辑控制电路版图区，利用标准单元进行设计，采用单独数字电源和数字地供电，采用采用M1、M5～M6多层金属进行走线，宽度为1.5μm～2μm；第四版图区40位于所述芯片的中间上方区域，为行选择总线走线版图区，水平方向采用不同奇数金属层间隔走线，如M3、M5、M3、M5,竖直方向采用不同偶数金属层间隔走线，如M2、M4、M2、M4,减小总线之间干扰和寄生电容；第五版图区50位于所述芯片的顶部区域，为输入行驱动版图区，采用单独数字电源和数字地供电，产生行选择总线，增加了一些冗余走线，使信号线等长，提高像素阵列的一致性。设计的像素单元版图通过DRC检查，考虑到像素单元阵列的拼接，单元的左右边缘都经过处理，可以直接拼接成阵列，满足DRC要求。

本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围；以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。