多测试通道优先级自适应仲裁方法和存储器访问控制器

摘要

本申请涉及一种多测试通道优先级自适应仲裁方法和存储器访问控制器。其中，该存储器访问控制器包括：多个一级写缓存单元、多级写仲裁单元、二级写缓存单元、读写仲裁单元和读缓存单元，一级写缓存单元用于缓存测试通道的写操作数据；多级写仲裁单元用于逐级仲裁，并确定赢得本次仲裁的一级写缓存单元；二级写缓存单元用于接收赢得本次仲裁的一级写缓存单元发送的写操作数据，并向读写仲裁单元发起读写操作优先级仲裁；读缓存单元用于向读写仲裁单元发起读写操作优先级仲裁；读写仲裁单元用于对二级写缓存单元和读缓存单元进行读写操作优先级仲裁，并将仲裁结果发送给存储器的读写控制器。通过本申请，节省了DDR仲裁器的资源。