一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法

摘要

本发明公开了一种基于三维TLC闪存页不平衡比特错误的LDPC译码优化方法。三维闪存通过使用多比特和三维堆叠技术具有高的存储容量和单元密度，但是保存周期和可编程擦写周期引起高的原始比特错误率，降低了数据存储可靠性。低密度奇偶校验码LDPC为三维闪存主流的纠错技术，然而在原始比特错误率较高时会存在较高的译码迭代次数和译码延迟。本发明，利用实际的FPGA硬件测试平台对三维电荷俘获型闪存芯片进行测试，统计每个页比特错误率差异。然后基于页不平衡的比特错误率，设计高效的LDPC纠错码算法，以此降低译码迭代延迟，提高三维TLC闪存读性能。