用于AUV运动控制器的浮点数乘加IP核及控制方法

摘要

本发明提供的用于AUV运动控制器的浮点数乘加IP核，包括：输入模块、乘累加器和输出模块，乘累加器包括多个乘法逻辑计算模块、多个加法逻辑计算模块、存储模块；多个乘法逻辑计算模块均与输入模块、存储模块和输出模块相连，多个加法逻辑计算模块均与存储模块和输出模块相连；输入模块用于输入乘法浮点数；存储模块用于存储加法浮点数，加法浮点数包括乘法逻辑计算模块和加法逻辑计算模块的计算结果；乘法逻辑计算模块用于乘法浮点数的逻辑计算；加法逻辑计算模块用于存储模块中加法浮点数的逻辑计算；输出模块用于输出乘法浮点数的计算结果。该方法充分利用FPGA并行计算的处理机制，实现了鲁棒控制算法高速的实时迭代计算，提高了计算效率和实时性。