一种单输出组合逻辑电路的近似简化方法

摘要

本发明公开了一种单输出组合逻辑电路的近似简化方法，其在错误率约束下，通过将多个乘积项近似表示成一个乘积项，以及删除特定的乘积项从而实现逻辑函数简化；考虑到简单的逻辑函数的逻辑表达式往往对应简单的电路结构，因此使得一些逻辑电路有了更大的优化空间；在不影响逻辑电路正常应用的前提下，可实现逻辑电路功耗、速度和面积等性能的进一步优化；其虽然是单输出的组合逻辑电路简化方法，但考虑到多输出组合逻辑电路可转化为多个单输出电路的组合，因此其可以推广到多输出组合逻辑电路的简化，适用于逻辑功能可以用“与/或”形式逻辑函数描述的逻辑电路的优化，且容易编程实现，可以融入到计算机辅助设计中，用于逻辑电路的综合与优化。