一种FPGA芯片自激励变频动态老炼电路

摘要

本发明公开了一种FPGA芯片自激励变频动态老炼电路，包括第一时钟自激励产生电路、第二时钟自激励产生电路、结温检测电路、时钟频率控制电路、老炼功能测试电路，第一时钟自激励产生电路，用于产生频率为f

说明书

技术领域

本发明涉及集成电路芯片的老炼领域，更具体地，涉及Virtex-7型FPGA芯片一种自激励的变频动态老炼电路设计。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种可以通过软件来定义硬件功能的集成电路。动态老炼是集成电路可靠性筛选中的重要试验项目，用于剔除存在制造缺陷的早期失效产品。

现有的FPGA动态老炼主要采用“由老炼设备提供老炼激励信号，通过FPGA内部逻辑构建BIST(Built-in self-test内建自测试)老炼电路”的方法，基本结构如图1所示。

为保证FPGA动态老炼的筛选效果，一般要求在老炼过程中使其内部尽量多的资源以尽可能快的时钟频率动态工作起来，其中决定FPGA动态老炼频率的是其外部时钟输入信号(图1中Clock)，现有技术中Clock的产生方式主要有以下3种途径：

1)通过通用集成电路老炼设备的数字通道模拟方波时钟

该方法是目前进行集成电路动态老炼的主要方法，其问题在于，通用集成电路老炼设备一般输出工作频率有限(<10MHz)，而使Virtex FPGA时钟管理模块工作的最低输入时钟为29MHz。因此，通用集成电路老炼设备无法直接驱动FPGA的时钟管理模块正常工作，造成动态老炼试验时FPGA内部逻辑的工作频率只能等于或低于外部输入时钟的频率。

2)通过在老炼板上安装时钟源芯片(如晶振)产生

该方法需要在老炼板上靠近FPGA处安装耐高温的时钟源，成本较高。且时钟源长期工作在高温环境下，使用寿命与可靠性存在风险，一般需要定期更换，造成成本进一步提升。

3)通过长距离耐高温高频线缆将外部时钟源送入FPGA

该方法通过外部硬件产生高频时钟信号，通过线缆送入高温箱内的FPGA，缺点在于当线缆较长时信号的衰减会比较严重、完整性降低，会造成FPGA识别错误，特别是对于Virtex-7系列的FPGA，其大部分产品都只支持1.8V电平，使长距离高频时钟信号的传输更为困难。

发明内容

本发明的技术解决问题是：克服现有技术不足，提供一种FPGA自激励变频动态老炼电路，可用于FPGA的动态老炼试验。

本发明的技术解决方案是：一种Virtex-7FPGA芯片自激励变频动态老炼电路，该电路包括第一时钟自激励产生电路、第二时钟自激励产生电路、结温检测电路、时钟频率控制电路、老炼功能测试电路，其中：

第一时钟自激励产生电路，用于产生频率为f_H的时钟信号Clk_H，使得整个FPGA内部逻辑由时钟信号Clk_H的驱动时所产生的温升Th与老炼试验环境温度Tc之和大于预设的安全结温Tj；

第二时钟自激励产生电路，用于产生频率为f_L的时钟信号Clk_L，使得整个FPGA内部逻辑由时钟信号Clk_L的驱动时所产生的温升Tl与老炼试验环境温度Tc之和小于预设的安全结温Tj；

结温检测电路，用于监测FPGA的结温状态，当FPGA的结温达到或超过预设的安全结温Tj时，输出有效的超温报警信号OT至时钟变频控制电路，否则，输出无效的超温报警信号OT；

时钟变频控制电路，当超温报警信号OT有效时，选择时钟信号Clk_L输出至老炼功能测试电路；否则，选择频率时钟信号Clk_H输出至老炼功能测试电路；

老炼功能测试电路，用于验证FPGA内部逻辑资源在老炼测试环境下的功能。

所述第一时钟自激励产生电路由M-1个单端口缓冲器和1个双端口异或门组成，双端口异或门的输出端连接第一单端口缓冲器的输入端，第一单端口缓冲器～第M-1单端口缓冲器依次串联连接，双端口异或门的1个输入端口包含反相器，该端口连接第M-1单端口缓冲器的输出端，双端口异或门的另一个输入端连接高电平，M大于等于2。

所述单端口缓冲器和双端口异或门均采用独立的查找表实现。

所述第二时钟自激励产生电路由N-1个单端口缓冲器和1个双端口异或门组成，双端口异或门的输出端连接第一单端口缓冲器的输入端，第一单端口缓冲器～第N-1单端口缓冲器依次串联连接，双端口异或门的1个输入端口包含反相器，该端口连接第N-1单端口缓冲器的输出端，双端口异或门的另一个输入端连接高电平，N大于等于2。

所述单端口缓冲器和双端口异或门均采用独立的查找表实现。

时钟频率控制电路由单个查找表实现。

所述FPGA芯片为Xilinx Virtex-7系列FPGA芯片。

本发明与现有技术相比的有益效果是：

(1)、本发明无需外部仪器仪表为FPGA提供时钟、复位及其他输入激励信号，由集成电路自己产生动态信号，只要供电正常即可进行老炼试验；

(2)、本发明FPGA可根据实际结温状态自动调节动态老炼时内部逻辑的工作频率，从而保护芯片不会超结温工作。

附图说明

图1为现有技术中FPGA动态老炼电路的示意图；

图2为本发明实施例Virtex-7FPGA自激励变频动态老炼电路的示意图；

图3为本发明实施例Virtex-7FPGA第一时钟产生电路的结构图；

图4为本发明实施例Virtex-7FPGA第二时钟产生电路的结构图；

图5为本发明实施例Virtex-7FPGA时钟变频控制电路结构图。

图6为本发明实施例Virtex-7FPGA LUT电路老炼中配置结构图。

图7为本发明实施例Virtex-7FPGA DFF电路老炼中配置结构图。

图8为本发明实施例Virtex-7FPGA BRAM电路老炼中配置结构图。

图9为本发明实施例Virtex-7FPGA IOB电路老炼中配置结构图。

图10为本发明实施例Virtex-7FPGA CMT电路老炼中配置结构图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

图2所示为一种自激励变频动态老炼电路具体实施例的示意图，如图可知，该电路完全由FPGA内部逻辑设计产生，包括第一时钟自激励产生电路、第二时钟自激励产生电路、结温检测电路、时钟变频控制电路和老炼功能测试电路等几个模块，下面分别说明。

(1)第一时钟自激励产生电路

如图3所示，第一时钟自激励产生电路由M个组合逻辑电路(LUT6)组成，包括M-1个同向传输逻辑(单端口缓冲器Buffer)和1个反馈组合控制逻辑(带反相器的双端口异或门xor)，M个组合逻辑形成延时反馈电路，产生频率为f_H的方波时钟信号Clk_H，使得整个FPGA内部逻辑由时钟信号Clk_H的驱动时所产生的温升Th与老炼试验环境温度Tc之和大于预设的安全结温Tj，即老炼试验所要求的安全结温Tj。

第一时钟自激励产生电路的连接关系是：双端口异或门xor的输出端连接第一单端口缓冲器的输入端，第一单端口缓冲器～第M-1单端口缓冲器依次串联连接，双端口异或门xor的1个输入端口包含反相器，该端口连接第M-1单端口缓冲器的输出端，双端口异或门的另一个输入端连接高电平，M大于等于2。所述单端口缓冲器和双端口异或门均采用独立的查找表实现。

(2)第二时钟自激励产生电路

如图4所示，第二时钟自激励电路结构与高频时钟自激励电路相似，由N个组合逻辑电路(查找表LUT6)组成，包括N-1个同向传输逻辑(单端口缓冲器Buffer)和1个反馈组合控制逻辑(带反相器的双端口异或门xor)，N个组合逻辑形成延时反馈电路，产生频率为f_L的方波时钟信号Clk_L，使得整个FPGA内部逻辑由时钟信号Clk_L的驱动时所产生的温升Tl与老炼试验环境温度Tc之和小于预设的安全结温Tj。

第一时钟自激励产生电路的连接关系是：双端口异或门xor的输出端连接第一单端口缓冲器的输入端，第一单端口缓冲器～第N-1单端口缓冲器依次串联连接，双端口异或门xor的1个输入端口包含反相器，该端口连接第N-1单端口缓冲器的输出端，双端口异或门的另一个输入端连接高电平，N大于等于2。所述单端口缓冲器和双端口异或门均采用独立的查找表实现。

(3)结温监测电路

该电路由Virtex-7FPGA中XADC模块实现，用于通过配置XADC IP核监测FPGA的结温状态，当FPGA的结温达到或超过预设的安全结温Tj时，输出有效的超温报警信号OT至时钟变频控制电路，否则，输出无效的超温报警信号OT。

(4)时钟变频控制电路

时钟变频控制电路由FPGA组合逻辑(LUT6)实现，当超温报警信号OT有效时，选择时钟信号Clk_L输出至老炼功能测试电路；否则，选择频率时钟信号Clk_H输出至老炼功能测试电路。本实施例中，当OT为低电平时，输出Clk＝Clk_H；当OT为高电平时，输出Clk＝Clk_L，如图5所示。

(5)、老炼功能测试电路

老炼功能测试电路包括BIST老炼控制器与可编程资源配置电路。

(5.1)BIST老炼控制器

BIST老炼控制器接收时钟变频控制电路输出的时钟信号Clk，通过将Clk接入FPGA全局时钟资源来产生使可编程资源配置电路工作所需的时钟信号Mclk、复位信号Rst与测试输入信号Input，并检测可编程资源配置电路的输出信号Output。其中测试输入信号包括周期型测试输入信号与随机型测试输入信号，周期型测试输入信号由Mclk整数分频后产生，随机型测试输入信号由Mclk驱动PRBS(伪随机二进制序列)模块产生，PRBS模块由FPGA逻辑资源实现。

(5.2)可编程资源配置电路

可编程资源配置电路至少包括CLB配置电路、BRAM配置电路、IOB配置电路与CMT配置电路，各个配置电路接收BIST老炼控制器输出的时钟信号、复位信号与测试输入信号，并将输出信号发回BIST老炼控制器。

下面分别说明各个配置电路的具体结构：

a)CLB配置电路

CLB配置电路包括LUT(查找表)配置电路与DFF(触发器)配置电路，两种电路都采用移位寄存器测试结构，如图6、图7所示。其中，每个LUT6作为1个32位的移位寄存器，每个DFF作为1个1位的移位寄存器，每级移位寄存器首位连接，移位寄存器的时钟为Mclk，第一级移位寄存器的数据输入为周期型测试输入信号，最后一级移位寄存器的输出连到BIST老炼控制器。

b)BRAM配置电路

BRAM配置电路采用FIFO(先入先出)测试结构，如图8所示。其中每个BRAM作为1个FIFO，多个FIFO的数据端口串联成链，每个FIFO的写使能WrEn由上一级FIFO的Full标志位控制，第一级FIFO的WrEn固定输入高电平，读使能RdEn由自身的Full标志位控制，读写时钟WrClk与RdClk由Mclk提供，第一级FIFO的数据输入Din由BIST老炼控制器的随机型测试输入信号提供，最后一级FIFO的数据输出Dout连到BIST老炼控制器。

c)IOB配置电路

IOB配置电路采用Loopback回环测试结构，如图9所示。其中，每个IOB包括1个OBUF和一个IBUF，OBUF的输出连到IBUF的输入上，每级IOB IBUF的输出连到下一级IOB OBUF的输入上，第一级IOB OBUF的输出由BIST老炼控制器的周期型测试输入信号提供，最后一级IOB IBUF的输出连到BIST老炼控制器。

d)CMT配置电路

CMT配置电路采用链式测试结构，如图10所示。其中，每个CMT配置成单路同倍速同相时钟输出，前一级CMT的Clkout连到下一级CMT的Clkin，前一级CMT的Locked经过一个反相器连到下一级CMT的复位Rst；第一级CMT的Clkin由Mclk提供，Rst固定为逻辑低(非使能状态)；最后一级CMT的Clkout与Locked连到BIST老炼控制器。

本发明采用变频技术可以根据芯片自身状态改变老炼试验过程中的信号运行频率，从而保护FPGA不会超结温工作。

最后，本申请的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。