一种应用于输出信号压摆率控制的CMOS驱动器

摘要

本发明公开一种应用于输出信号压摆率控制的CMOS驱动器，其特征在于，包括依次连接的延迟锁相环DLL、采样电路DFFs和驱动电路driver；延迟锁相环包括依次连接的鉴频鉴相器PFD、电荷泵电路CP、环路低通滤波器LPF和压控延时电路VCDL。与典型的输出信号压摆率控制输出驱动器相比较，本发明的压摆率控制采用延迟锁相环的等延时信号，在PVT变化的影响下，当延迟锁相环锁定时，延时锁相环的相位信号时钟保持恒定的等间隔延时，再使用恒定的延时信号进行叠加，得到一个恒定的压摆率信号，从而改善了传统的三态门压摆率控制输出驱动器的驱动能力因工艺偏差、工作环境温度变化和供电电压变化而产生较大的影响，导致输出信号压摆率产生较大改变的缺点。

说明书

技术领域

本发明属于集成电路技术领域，特别涉及一种应用于输出信号压摆率控制的CMOS驱动器。

背景技术

驱动器的输出信号压摆率与驱动器的电路结构、负载特性、工艺偏差、工作环境温度变化和供电电压变化等因素相关。根据对信号频谱的分析，我们知道，信号变化的速率越快，其所包含的高频分量的能量越大，降低传输信号的压摆率，可以显著减少信号中所含有的高频分量的能量和辐射强度，从而有效的降低信号辐射导致的电磁串扰。而随着当今所传输数据率的快速提升，驱动器的输出信号高频成分引起的电磁串扰和电磁兼容问题愈发严重，解决电磁干扰逐渐成为驱动器设计所面临的重要挑战。因此，在设计输出信号压摆率控制驱动器的时候，有必要采取措施，在保证传输速率的前提下，降低输出信号压摆率。

传统的压摆率控制输出驱动器如图1所示，图1中压摆率控制输出驱动器由三态门、压摆率输出预驱动器和CMOS驱动器三部分组成。该结构在工艺偏差、工作温度变化和供电电压变化(Process,Voltage,Temperature,PVT)的影响下，预驱动的反相器和驱动器的CMOS反相器的驱动能力产生较大的变化，从而导致压摆率也发生较大的变化。

发明内容

本发明的目的在于提供一种应用于输出信号压摆率控制的CMOS驱动器，以解决传统输出信号压摆率控制驱动器在工艺偏差、工作环境温度变化和供电电压变化的影响下，驱动能力变化较大导致输出信号压摆率发生较大变化的问题。本发明CMOS驱动器，可以有效地降低输出信号跳变沿的上升和下降速度，并使输出信号跳变沿的上升和下降速度在PVT的影响下在较小的范围内发生变化，实现输出信号压摆率的控制。

为了实现上述目的，本分买那个采用如下技术方案：

一种应用于输出信号压摆率控制的CMOS驱动器，其特征在于，包括依次连接的延迟锁相环DLL、采样电路DFFs和驱动电路driver；延迟锁相环包括依次连接的鉴频鉴相器PFD、电荷泵电路CP、环路低通滤波器LPF和压控延时电路VCDL。

进一步的，鉴频鉴相器PFD的两个输入端分别连接参考时钟信号CLK和压控延时线电路VCDL最后一级输出的时钟信号，输出为两个时钟信号之间的相位差信号；鉴频鉴相器PFD的输出端连接电荷泵电路CP的输入端；电荷泵电路CP由偏置电路和开关电路构成，用于将鉴频鉴相器PFD输出的相位差信号转化为充放电电流信号；电荷泵电路CP的输出端连接环路低通滤波器LPF的输入端；环路低通滤波器LPF的输入为电荷泵电路CP输出的充放电电流信号，将其转换为输出电压信号；环路低通滤波器LPF的输出端连接压控延时电路VCDL的输入端；压控延时线电路VCDL由32个相位延时单元组成，输入为参考时钟信号CLK，同时由环路低通滤波器LPF的电压信号32个相位延时单元进行控制，输出为32个等相位间隔的时钟信号，并选取其中相邻若干个等相位间隔时钟信号输出给采样电路DFFs。

进一步的，若干个等相位间隔时钟信号具体为8个。

进一步的，采样电路DFFs由若干个触发器DFF构成，输入为延时锁相环的32个等相位间隔时钟信号中的若干个相邻时钟信号和伪随机发生器的数据信号DATA，若干个相邻时钟信号通过对应触发器DFF对伪随机发生器数据信号DATA进行采样得到若干个等延时的输出数据信号；这若干个等延时的输出数据信号输出给驱动电路driver。

进一步的，驱动电路driver由24个CMOS缓冲器组成，每个缓冲器尺寸相同，提供相同的延时。

进一步的，驱动电路driver将二组不同的等延时的输出数据信号叠加，得到的输出信号输出给负载。

进一步的，伪随机发生器的数据信号DATA，经过采样电路DFFs后生成若干个等延时的信号，这若干个等延时信号进行叠加，得到信号POUT1，再将信号POUT1进行延时，得到信号POUT2，再将信号POUT2和信号POUT1进行叠加，得到输出信号输出给负载。

相对于现有技术，本发明具有以下有益效果：

与典型的输出信号压摆率控制输出驱动器相比较，本发明的压摆率控制采用延迟锁相环的等延时信号，在PVT变化的影响下，当延迟锁相环锁定时，延时锁相环的相位信号时钟保持恒定的等间隔延时，再使用恒定的延时信号进行叠加，得到一个恒定的压摆率信号，从而改善了传统的三态门压摆率控制输出驱动器的驱动能力因工艺偏差、工作环境温度变化和供电电压变化而产生较大的影响，导致输出信号压摆率产生较大改变的缺点。

附图说明

图1为传统的三态门输出压摆率控制驱动器的结构示意图；

图2为本发明一种应用于输出信号压摆率控制的CMOS驱动器的结构示意图；

图3为本发明延时锁相环电路(DLL)的结构示意图；

图4为本发明采样电路(DFFs)的结构示意图；

图5为本发明输出驱动器原理图(drivers)；

图6为本发明输出信号叠加的实现原理图；其中，图6A中的信号为图2中的输入数据DATA信号；图6B为图6A的信号经过采样电路后生成了的8个等延时的信号；图6C为图6B中8个等延时的信号进行叠加得到的信号POUT1；图6D为图6C中的信号进行延后得到信号POUT2。

具体实施方式

为了更好地说明本发明的目的和优点，下面结合附图和实施例对本发明作进一步说明。

针对传统的三态门输出信号压摆率控制驱动器随PVT变化，驱动能力发生较大的改变，导致输出信号压摆率发生较大变化的问题。本发明设计了一种应用于输出信号压摆率控制的CMOS驱动器，其驱动能力不随工艺偏差、工作环境温度和供电电压变化，本发明采用延时锁相环产生不随PVT变化的等延时信号，再利用8个等延时的信号进行叠加平均，实现输出信号跳变沿的上升和下降速度恒定，即产生不随工艺偏差、工作环境温度变化和供电电压变化的输出压摆率信号。

下面以图2压摆率输出驱动器，图5驱动电路和图6本发明输出信号的叠加原理为基础，对本发明一种应用于输出信号压摆率控制的CMOS驱动器进行进一步说明。

请参阅图2所示，本发明一种应用于输出信号压摆率控制的CMOS驱动器，主要由延迟锁相环DLL、采样电路DFFs和驱动电路driver组成。

请参阅图2和图3所示，延迟锁相环包括鉴频鉴相器PFD、电荷泵电路CP、环路低通滤波器LPF和压控延时电路VCDL；

鉴频鉴相器PFD的两个输入端分别连接参考时钟信号CLK和压控延时线电路VCDL最后一级输出的时钟信号，输出为两个时钟信号之间的相位差信号；鉴频鉴相器PFD的输出端连接电荷泵电路CP的输入端，电荷泵电路CP由偏置电路和开关电路构成，将鉴频鉴相器PFD输出的相位差信号转化为充放电电流信号；电荷泵电路CP的输出端连接环路低通滤波器LPF的输入端，环路低通滤波器LPF的输入为电荷泵电路CP输出的充放电电流信号，将其转换为输出电压信号；环路低通滤波器LPF的输出端连接压控延时电路VCDL的输入端，压控延时线电路VCDL由32个相位延时单元组成，输入为参考时钟信号CLK，同时由环路低通滤波器LPF的电压信号32个相位延时单元进行控制，输出为32个等相位间隔的时钟信号，并选取其中相邻8个等相位间隔时钟信号(等间隔的多个即可)输出给采样电路DFFs。

请参阅图4所示，采样电路DFFs由8个触发器DFF构成，输入为延时锁相环的32个等相位间隔时钟信号中的8个相邻时钟信号和伪随机发生器的数据信号DATA，8个相邻时钟信号通过对应触发器DFF对伪随机发生器数据信号DATA进行采样得到8个等延时的输出数据信号；这8个等延时的输出数据信号输出给驱动电路driver。

请参阅图5所示，驱动电路driver由24个CMOS缓冲器组成，每个缓冲器尺寸相同，提供相同的延时；(8个等延时信号P1-P8分别通过8个buffer1，并将这8个输出信号进行叠加，叠加后P1-P8的等延时导致8个buffer1在等延时下依次导通/关断，输出信号的跳变沿在跳变的过程中逐次上升/下降，得到图5中输出信号POUT1(也是图6所示阶梯形信号POUT1)；同样，8个等延时信号P1-P8分别经过8个buffer2和8个buffer3，并将这8个输出信号短接叠加，得到的输出信号POUT2(也是图6所示阶梯形信号POUT2)相对于POUT1具有一个buffer2的延时，因而输出信号POUT1和输出信号POUT2形成如图6D所示的互补阶梯形信号，再将阶梯形信号POUT1和POUT2叠加，得到图5中的输出信号POUT(也就是图6中上升/下降跳变沿速率均匀的输出信号POUT)。该信号的压摆率主要由等延时信号P1-P8的延时决定，因而输出信号POUT的压摆率受工艺偏差、工作环境温度和供电电压变化的影响较小。)本发明一种应用于输出信号压摆率控制的CMOS驱动器的实现基于对数据信号的多个相邻时延输出信号进行叠加平均的原理，如图6所示。图6A中的信号为图2中的输入数据DATA信号，经过采样电路后生成了图6B的8个等延时的信号(图2中DFFS后x8信号)，这8个等延时信号，即图5输出驱动器的输入信号P1-P8；再利用这8个等延时的信号进行叠加，从而得到图6C中的信号POUT1(也是图5驱动电路的输出信号POUT1)，从图中可以看出叠加后的信号跳变沿跳变速度变缓，压摆率降低，但是该信号的跳变沿为阶梯型信号，仍然不能够满足要求，再将该信号进行延时，得到了图6D中的信号POUT2(也即图5驱动电路的输出信号POUT2)，再将该信号POUT2和原始的信号POUT1进行叠加，得到较为跳变沿跳变速度恒定的信号，从而满足要求。

电路在PVT变化的影响下，由于延时锁相环的负反馈结构，驱动电路的输入信号始终保持恒定，也即P1-P8信号始终不随PVT的影响而变化，由图6可知，驱动器输出信号POUT跳变沿的上升/下降速度取决于P1-P8的延时时间和驱动电路(driver)的驱动能力，驱动电路的驱动能力导致上升/下降时间的变化远低于8个延迟时间的总和，因而最终的输出信号跳变沿速率主要取决于输入信号的延时。由于延迟锁相环输出信号的频率和相位差恒定，所以该输出信号压摆率控制驱动的输出信号压摆率变化非常小。

上述结构中，基于信号叠加的原理，有效的改善了传统的输出信号压摆率控制信号驱动器在PVT变化的影响下，驱动能力发生较大改变导致压摆率发生较大变化的问题。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。