一种基于时间放大器的两步式时间数字转换器

摘要

本发明提供了一种基于时间放大器的两步式时间数字转换器，包括：第一级Coarse TDC模块、延时单元、多路选择器Mux、一个时间放大器、第二级Fine TDC模块；其中，第一级Coarse TDC模块对start信号和stop信号两路输入信号进行粗量化；延时单元用于对start[i]信号和stop信号进行延时，消除多路选择器Mux输出信号和实际信号之间的时间误差t；延时单元的输出端连接至多路选择器Mux；多路选择器Mux的输出端连接至时间放大器；时间放大器的输出端连接至第二级Fine TDC模块，对经过时间放大器的信号进行细量化。本发明极大地减小了电路的复杂程度，并且降低了功耗。

说明书

技术领域

本发明属于频率合成的全数字锁相环技术领域，尤其涉及一种基于时间放大器的两步式时间数字转换器。

背景技术

TDC(时间数字转换器)要完成的功能是，用一个特定的时间精度来对两路输入信号的上升沿时间间隔进行量化。如图1所示，对两路输入信号上升沿时间间隔T进行量化，两条竖直虚线之间的时间间隔为TLSB，代表量化精度也称为分辨率，TLSB越小说明分辨率越高。TDC的设计中，分辨率是最为重要的一个设计指标，很多新型结构都是为了以提高分辨率为目的而设计出来。

实现TDC的基本方法为利用门延时的方法来对时间间隔进行量化，量化精度即为单个逻辑门的延时时间。如图2所示，两路输入信号中的start信号进入一条延时链中，延时单元是由两个反相器级联形成的缓冲器构成。缓冲器b1输入为start信号，输出连接到缓冲器b2，以此类推。经过各级延时的start信号与stop信号进行相位比较，相位比较器通常由D触发器实现，当start信号领先于stop信号时D触发器输出为1，当start信号落后于stop信号时D触发器输出变为0。D触发器D0输入端接start信号，时钟端接stop信号，D1时钟端同样接stop信号，输入端接start[1]信号。D触发器输出从1变为0的位置就是start信号相位由领先变为落后的位置，D触发器的输出字码1111…000…称为温度计编码，输入到译码器Encoder中，通过译码器转换为二进制编码后，即可得到输入信号的时间间隔值。

这种结构受限于制作工艺所决定的反相器或缓冲器的延时，使得整个TDC分辨率无法达到低于门延时的水平。为了实现亚门延时级别的分辨率，可以通过基于时间放大器的两步式TDC实现。第一级CTDC(粗量TDC)与第二级FTDC(细量TDC)的分辨率相同，时间放大器的作用是将第一级CTDC的量化余量进行放大，再送入第二级FTDC中进行第二次量化，这样最终TDC的分辨率即为τ＝t/A，其中t为CTDC和FTDC的分辨率，A为时间放大器TA增益。

如图3为基于时间放大器的两步式TDC的电路原理图。Start信号输入c1和D0，之后的start[i-1]信号输入ci同时输入Di-1，每一路start信号还要作为相同编号时间放大器TA的输入，TA的另一个输入为stop信号，D触发器的各个输出Q0、Q1…Qi连接至译码器生成高位有效位，同时作为多路选择器Mux的判决信号输入Transition detector(判决器)，多路选择器的输入为各个时间放大器的输出，输出连接至FTDC，经FTDC第二级量化后结果进入译码器生成低位有效位。

传统基于时间放大器的两步式TDC有一个显著的问题在于，他需要将时间余量进行放大后经过多路选择器选通之后送入第二级FTDC进一步量化，这其中需要使用一系列的时间放大器将CTDC中每一级延时过后的时间余量进行放大。因此如果TDC需要扩大动态范围或者为提高分辨率而增加最终输出字码位数，都需要增加时间放大器的使用个数。而时间放大器的大量使用无论对于电路复杂度而言还是功耗而言都会造成性能的很大损失。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种基于时间放大器的两步式时间数字转换器。

在本发明中，先将CTDC量化之后的时间余量经过选通单元提取出来，之后再经过时间放大器放大之后送入第二级FTDC，这样就可以将原来使用一串时间放大器改进为只使用一个时间放大器，大大减小了电路的复杂程度。时间放大器的数量减少之后，由于D触发器存在建立和保持时间，以及信号由1到0或者由0到1过程的上升或下降时间，同时多路选通单元MUX也会造成一定的延时，这就会造成最终多路选择器输出信号和实际信号之间在第一个脉冲存在一个时间长度为t的误差，如图4所示。该误差t的值与D触发器上升下降时间以及多路选择器电路延时时间相等，它造成选通单元输出错误以至于时间放大器输出结果不等于CTDC的时间余量的放大结果，进而造成TDC最终输出错误。

本发明的目的在于消除由于使用一个时间放大器而造成的多路选择器输出与实际信号的误差t。

(二)技术方案

根据本发明的一个方面，提供了一种基于时间放大器的两步式时间数字转换器，其特征在于，包括：第一级Coarse TDC模块、延时单元、多路选择器Mux、一个时间放大器、第二级Fine TDC模块；其中，

第一级Coarse TDC模块对start信号和stop信号两路输入信号进行粗量化；

延时单元用于对start[i]信号和stop信号进行延时，消除多路选择器Mux输出信号和实际信号之间的时间误差t；

延时单元的输出端连接至多路选择器Mux；多路选择器Mux的输出端连接至时间放大器；

时间放大器的输出端连接至第二级Fine TDC模块，对经过时间放大器的信号进行细量化。

优选地，所述延时单元包括i个延时器；其中，

第一级Coarse TDC模块的每一路start信号设置一个支路，所述延时器位于支路上，每一路start信号输入至对应支路上的延时器。

优选地，所述的两步式时间数字转换器的工作工程为：

Start信号输入第一级Coarse TDC模块的c1和D0，之后的start[i-1]信号输入ci同时输入Di-1，每一路start信号还要作为对应支路中相同编号延时器Delay的输入，延时器Delay i的另一个输入为stop信号，D触发器D0，D1…Di的输入为相同编号的start信号，clk端输入stop信号，各个输出Q0、Q1…Qi连接至译码器生成高位有效位，同时作为多路选择器Mux的判决信号输入Transition detector，多路选择器的输入为各个延时器的输出，时间放大器的输入为多路选择器的输出，时间放大器的输出连接至FTDC，经FTDC第二级量化后结果进入译码器生成低位有效位。

优选地，所述延时单元包括k个延时器，其中，

k≥2，所述k个延时器位于原有延时链上，不增加额外的支路，stop信号和每一路start信号均通过所述k个延时器。

优选地，在原有延时链上增加一共k级延时器，同时在stop信号输入多路选择器Mux之前也经过另一k级延时器。

优选地，两步式时间数字转换器的工作过程为：

Start信号输入c1和D0，之后的start[i-1]信号输入ci同时输入Di-1，D触发器的输入同样为相同编号的start信号，clk端输入stop信号，各个输出Q0、Q1…输出至译码器生成高位有效位，同时作为多路选择器Mux的判决信号输入Transition detector，此时多路选择器的输入分别为经过k级延时的stop信号以及经过k级延时的start[k]…start[i+k]信号，输出连接至时间放大器，时间放大器的输出连接至FTDC，经FTDC第二级量化后结果进入译码器生成低位有效位。

(三)有益效果

从上述技术方案可以看出，本发明一种基于时间放大器的两步式时间数字转换器至少具有以下有益效果其中之一：

(1)本发明将原来使用一串时间放大器改为只使用一个时间放大器，并通过增加延时单元来消除由于使用一个时间放大器而造成的多路选择器输出与实际信号的误差t，大大减小了电路的复杂程度；

(2)本发明通过增加最少两个延时器将使用的时间放大器个数减少至一个，极大地减小了电路的复杂程度，并且降低了功耗。

附图说明

图1为TDC量化原理示意图。

图2为TDC的电路原理示意图。

图3为基于时间放大器的两步式TDC的电路原理示意图。

图4为本发明Mux输出信号的时间误差示意图。

图5为本发明第一实施例基于时间放大器的两步式TDC的电路原理示意图。

图6为本发明第二实施例基于时间放大器的两步式TDC的电路原理示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本发明的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本发明满足适用的法律要求。

在本发明的第一个示例性实施例中，提供了一种基于时间放大器的两步式时间数字转换器。图5为本发明第一实施例基于时间放大器的两步式TDC的电路原理示意图。如图5所示，本发明基于时间放大器的两步式时间数字转换器包括：第一级Coarse TDC模块、i个延时器、多路选择器Mux、一个时间放大器、第二级Fine TDC模块；其中，

第一级Coarse TDC模块对start信号和stop信号两路输入信号进行粗量化；

i个延时器用于消除多路选择器Mux输出信号和实际信号之间的时间误差t；第一级Coarse TDC模块的每一路start信号设置一个支路，所述延时器位于支路上，每一路start信号输入至对应支路上的延时器；

i个延时器的输出端连接至多路选择器Mux；多路选择器Mux的输出端连接至时间放大器；

时间放大器的输出端连接至第二级Fine TDC模块，对经过时间放大器的信号进行细量化；

i的取值与输出字码位数有关，例如输出字码位数为5位时i为32。

基于时间放大器的两步式时间数字转换器的工作过程为：

Start信号输入第一级Coarse TDC模块的c1和D0，之后的start[i-1]信号输入ci同时输入Di-1，每一路start信号还要作为对应支路中相同编号延时器Delay的输入，延时器Delay i的另一个输入为stop信号，D触发器D0，D1…Di的输入为相同编号的start信号，clk端输入stop信号，各个输出Q0、Q1…Qi连接至译码器生成高位有效位，同时作为多路选择器Mux的判决信号输入Transition detector，多路选择器的输入为各个延时器的输出，时间放大器的输入为多路选择器的输出，时间放大器的输出连接至FTDC，经FTDC第二级量化后结果进入译码器生成低位有效位。

在本实施例中，通过增加延时单元的方式消除误差t。因为造成误差t的原因是由于选通信号领先于判决信号，使得判决信号到来之后选通信号才得以输出，这时就会使得选通信号输出的脉冲被削掉t。各个支路上的延时器对start[i]信号和stop信号进行延时，延时时间要保证大于D触发器上升下降时间以及多路选择器的延时时间之和，这样的目的在于使选通信号经过延时之后落后于判决信号，以此消除由于判决信号晚到而造成的选通信号的输出错误。

在本发明的第二个示例性实施例中，提供了一种基于时间放大器的两步式时间数字转换器。图6为本发明第二实施例基于时间放大器的两步式TDC的电路原理示意图。如图6所示，与第一实施例的基于时间放大器的两步式时间数字转换器相比，本实施例的区别在于：

包括k个延时器，k≥2，所述k个延时器位于原有延时链上，不增加额外的支路，stop信号和每一路start信号均通过所述k个延时器。

也就是说，在本实施例中，取消掉了start[i]信号和stop信号进入多路选择器Mux之前的i个延时器，而是在原有的延时链上增加一共k级延时器，同时在stop信号输入Mux之前也经过k级延时器。

在本实施例中，基于时间放大器的两步式时间数字转换器的工作过程为：

Start信号输入c1和D0，之后的start[i-1]信号输入ci同时输入Di-1，D触发器的输入同样为相同编号的start信号，clk端输入stop信号，各个输出Q0、Q1…输出至译码器生成高位有效位，同时作为多路选择器Mux的判决信号输入Transition detector，需要注意的是，此时多路选择器的输入分别为经过k级延时的stop信号以及经过k级延时的start[k]…start[i+k]信号，输出连接至时间放大器，时间放大器的输出连接至FTDC，经FTDC第二级量化后结果进入译码器生成低位有效位。

通过这种电路结构可以将使用的延时器个数减少至最低为两个，将原来增加至延时链各级输出的支路的延时器改为直接加在原有的延时链上。考虑到增加的延时支路的延时器与延时链中的延时器在本质上没有任何不同，所以可以完全省略掉单独增加的延时支路，只需将选通信号在延时链中多经过一段延时并将其选通出来即可。例如选通信号为start[i]信号，最终送入多路选通器的即为start[i+k]信号，stop信号同时经过k个延时器与start[i+k]信号一同被送入多路选通器，经时间放大器放大之后进入第二级FTDC对放大的时间余量进一步量化。增加的延时器的个数k，必须满足start[1]信号和start[1+k]信号之间的延时大于t即可。理论上增加的延时器个数最低值为2。

为了达到简要说明的目的，上述实施例1中任何可作相同应用的技术特征叙述皆并于此，无需再重复相同叙述。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明基于时间放大器的两步式时间数字转换器有了清楚的认识。在本发明中，以增加最少为两个延时器为代价，将使用的时间放大器个数减小至一个，极大地减小了电路的复杂程度，并且降低了功耗。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。