半导体存储器、休眠定态逻辑电路及其休眠定态方法

摘要

本发明提供了一种休眠定态逻辑电路，包括信号控制单元和休眠定态单元，将休眠定态单元中的第奇数个逻辑单元的电源端相连且通过第一开关晶体管共享连接至第一电源，第偶数个逻辑单元的接地端相连且通过第二开关晶体管共享连接至第二电源，当休眠定态逻辑电路处于休眠状态时，第一开关晶体管和第二开关晶体管皆关断，信号控制单元输出逻辑信号为“1”的状态逻辑信号至休眠定态单元，逻辑单元之间的信号保持在休眠定态逻辑电路处于工作状态时的状态，不增加电路面积，降低定态控制成本。或者，将第偶数个逻辑单元的电源端相连且通过第一开关晶体管连接至第一电源，第奇数个逻辑单元的接地端相连且通过第二开关晶体管连接至第二电源，达到相同技术效果。