一种芯片设计中定位绕线拥塞的方法及系统

摘要

本发明揭示了一种芯片设计中定位绕线拥塞的方法及系统，方法包括获取门级网表，并获取所述门级网表中每个底层子模块的总绕线数和总面积；根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度，并根据绕线拥塞度定位发生绕线拥塞的底层子模块。本发明能够在芯片设计和综合阶段快速发现和定位芯片中发生绕线拥塞的底层子模块，确保了芯片的物理可实现性。