基于输入位时延的加/减法器优化方法

摘要

本发明涉及电路时序优化领域，公开了一种基于输入位时延的加/减法器优化方法，包括：遍历电路中每个逻辑器件，确定电路中一组可优化的加/减法器组合；将所述加/减法器组合的输入位矩阵化，正数输入位存放在正数矩阵中，负数输入位存放在负数矩阵中；根据输入位的时延，分别对正数矩阵和负数矩阵中的每一列按时延由短到长进行排序，将输入位时延最短的排在每一列最前面；根据所述正数矩阵和负数矩阵中的有效数据行，依次新建N个加法器或减法器，并用所述N个加法器或减法器的组合替代所述可优化的加/减法器组合。所述优化方法通过按照输入位时延从低到高的顺序进行计算，在兼顾减少逻辑电路的物理量级的同时，最大化地优化RTL电路中的时序。