一种基于CPLD/FPGA的时钟分频模块设计方法

摘要

本发明公开了一种基于CPLD/FPGA的时钟分频模块设计方法,包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；步骤4：输出时钟。本发明解决了CPLD/FPGA中例化PLL IP核硬件资源消耗多与奇数分频非50%占空比问题。