一种基于SDR的任意码率数字调制信号生成方法

摘要

本发明涉及一种基于SDR的任意码率数字调制信号生成方法，属于通信信号处理技术领域。本发明采用一FPGA和一单通道DAC的硬件架构，利用固定采样时钟的分频时钟作为系统处理时钟并行多通道生成信号，在每一个时钟下根据码速率、采样时钟、并行通道数和通道值对一设计过的查找表中的滤波器抽头系数进行选择并与高码率数据流进行成型滤波运算，最后多通道并行信号经过数字上变频和并串转换得到码率任意可设的中频数字信号，通过DAC输出到巴伦发出模拟信号。与传统变换采样时钟方法相比，硬件结构更加简单，性能更加稳定，实用性更好，模块化程度更高。

说明书

技术领域

本发明涉及一种基于SDR的任意码率数字调制信号生成方法，属于通信信号处理技术领域。

背景技术

随着世界各国在航空航天领域的激烈竞争，适用于卫星通信、无人机数据链等用户航天器的高速数据传输系统成为世界各国的重点发展方向。一种功能强大，模块化程度高，通用型强，可以作为测试设备或航天器载荷的任意码率调制信号发生装置显得尤为重要。

该基于SDR(软件无线电)的任意码率数字调制信号生成方法便是任意码率调制信号发生装置中的关键技术。该方法支持包括BPSK、QPSK、8PSK等所有幅相联合调制方式，可以直接产生任意码率中频调制信号，码率和中频频率仅受限于DAC采样速率。

传统方法产生任意码率信号采用变换采样时钟的方法，除信号处理芯片外还需要外部时钟芯片，多片DAC(或一片多通道DAC)及模拟上变频芯片，导致无法设备小型化；其生成的调制信号码率无法连续任意可调，导致无法适用于所有码率信号的测试及应用场景；在其硬件架构中，基带信号需经多通道DAC输出并模拟正交上变频才能得到中频信号，通道间的不平衡和模拟正交载波相位差的不准确性导致无法产生高质量信号。

发明内容

本发明的目的是为了解决上述方法中的缺陷，提出了一种基于SDR的任意码率数字调制信号生成方法。

本发明的核心思想为：采用一FPGA和一单通道DAC的硬件架构，利用固定采样时钟的分频时钟作为系统处理时钟并行多通道生成信号，在每一个时钟下根据码率、采样时钟、并行通道数和通道值对一设计过的查找表中的滤波器抽头系数进行选择并与高码率数据流进行成型滤波运算，最后多通道并行信号经过数字上变频和并串转换得到码率任意可设的中频数字信号，通过DAC输出到巴伦发出模拟信号。

本发明的目的是通过下述技术方案实现的。

一种基于SDR的任意码率数字调制信号生成方法，步骤如下：

步骤一、采用高速并行伪随机序列生成高码率信源

具体方法如下：

步骤1.1数据产生模块将伪随机序列发生器的LFSR结构并行化处理，伪随机序列发生器由最大长度线性反馈移位寄存器(LFSR)构成；

按照常规的方法，每次移动一位寄存器，会相应得到一位伪随机序列值输出，假设系统处理时钟为150MHz，最高能产生的伪随机序列吞吐量也就150Mbps，因此需要利用并行化技术来获得更高的吞吐量；

步骤1.2判断后续模块是否给出数据请求，并进行相应操作：

其中，后续模块是指地址更新模块；

1.21当地址更新模块给出数据请求时，LFSR就向高位移动a位寄存器，产生a位伪随机序列输出，将a位输出结果同时反馈到LFSR的低a位寄存器中；

其中a根据码率任意可调的上限选择。例如假设系统处理时钟为F1，码率可设范围最高为Rs，需满足a≥Rs/F1。

1.22当地址更新模块未给出数据请求时，等待数据请求；

步骤二、高码率数据缓存及管理，具体为：

步骤2.1将数据产生模块产生的高速伪随机序列缓存在一个FIFO中，等待数据请求使能，当数据请求使能到达后，跳到步骤2.2；

步骤2.2依据后端地址更新模块的数据请求使能，产生一个RFD(ready for data)使能信号，并向高速并行伪随机序列发生模块请求数据；

步骤2.3收到步骤2.2输出的模块请求数据，FPGA判断FIFO是否是空的，并进行相应操作：

2.31若FIFO非空，则向后端地址更新模块输出一个a位的信号，用于后端模块进行数据插值；

2.32若FIFO空，则向数据产生模块请求数据；

步骤三、根据精度和运算要求，生成S个用于信道匹配的匹配滤波器系数的查找表，分别存在T个ROM中；根据匹配滤波器旁瓣对性能的影响程度，优选的S取值为6；为了方便运算，T一般和S相等；

为了方便运算，ROM的深度为2^n，n一般取10；

步骤四、FPGA将调制信号并行M通道处理；

其中，M的选取与系统处理时钟和DAC的采样率有关，即M＝Fs/F1；

F1为系统处理时钟；Fs为DAC的采样率；

系统要求产生的码率，记为Rs，Rs与通道M，产生M通道的高速码DDS，其中各通道码DDS的相位控制字P_i可以表述为如下公式(1)：

其中，2^m为归一化因子，m的选取与精度有关，表示取整；

步骤五、FPGA更新M个通道相位，得到用于内插的数据地址，以及用于内插的滤波器系数地址；

其中，用于内插的数据地址，记为Data_addr；用于内插的滤波器系数地址，记为Coe_addr；

M个通道相位的更新过程如下：

Phase₁＝2*2^m；

Phase_i＝Phase_i-1+P_i-1,i＝2,3,4,...M(2)

其中，Phase₁表示第一个通道的相位，Phase_i表示第i个通道的相位；Phase_i-1表示第i-1个通道的相位；P_i-1是第i-1个通道码DDS的相位控制字；各通道的Data_addr取Phase_i的高d位，满足2^d≥a，Coe_addr取Phase_i的低m位中的高n位，2^n为ROM的深度；

步骤六、根据步骤五输出的内插的数据地址和滤波器系数地址得到各通道用于内插的输入信号和滤波器系数，对数据和系数进行加权求和，得到每通道的调制输出信号；

步骤七、更新通道1的相位，具体通过如下公式(3)：

Phase₁＝Phase₁+P_M(3)

其中，P_M是第M个通道码DDS的相位控制字；

步骤八、当更新通道1的相位完毕之后产生一个RFD(ready for data)信号，回到步骤二；

至此，从步骤一到步骤八，完成了一种基于SDR的任意码率数字调制信号生成方法。

一种基于SDR的任意码率数字调制信号生成方法所依托的系统，包括数据产生模块、滤波器系数查找表、地址更新模块、卷积模块、并串转换模块和DAC；

其中，数据产生模块、滤波器系数查找表、地址更新模块、卷积模块、并串转换模块均位于FPGA中；

系统中各模块的连接关系如下：

数据产生模块连接地址更新模块和卷积模块；滤波器系数查找表连接地址更新模块和卷积器模块；卷积器模块连接并串转换模块；并串转换模块连接DAC。

系统中各模块的功能如下：

数据产生模块的功能是产生高码率数据并存入RAM，根据数据请求更新该RAM；滤波器系数查找表的功能是存储设计过的滤波器抽头系数，用以成型滤波的卷积运算；地址更新模块的功能是在每一个时钟下根据码率、采样时钟、并行通道数和通道值计算出该时钟下每一通道数据产生模块RAM中参与运算的数据地址与滤波器系数在查找表中的地址；卷积器模块的功能是进行成型滤波的卷积运算；并串转换模块的功能是将多路并行信号进行并串转换输入到DAC；DAC的功能是将数字信号转换为模拟信号送入巴伦，得到最终的码率任意可设的中频信号。

有益效果

本发明设计了一种任意码率数字调制信号生成方法，与现有的任意码率调制信号生成方法相比，具有如下有益效果：

1.本发明所述方法只采用一FPGA和一单通道DAC的硬件架构，有利于设备的小型化和模块化设计，利于软件无线电的实现，且降低了成本；

2.本发明所述方法相比于传统变换采样时钟方法具有信号码率连续任意步进可调的优势，真正意义上做到任意速率的切换，可调范围仅受限于DAC采样速率；

3.本发明所述方法中采用数字上变频，相比于传统方法中模拟正交上变频方法具有产生的中频信号精度更高，性能更稳定的优势；

附图说明

图1是通用伪随机序列LFSR电路原理图；

图2是LFSR电路的并行实现流程；

图3是本发明一种基于SDR的任意码率数字调制信号生成方法及实施例1中的系统组成及方法流程示意图；

图4是本发明一种基于SDR的任意码率数字调制信号生成方法实施例2中DAC直接发出的码率为100Mbps，中频1.2GHz信号的频谱；

图5是本发明一种基于SDR的任意码率数字调制信号生成方法实施例2中码率为100Mbps，中频1.2GHz信号的星座图与EVM。

具体实施方式

下面结合附图和实施例对本发明做进一步说明和详细描述。

实施例1

本实施例叙述了本发明一种基于SDR的任意码率数字调制信号生成方法在具体实施时的流程图。

图1是本发明所述方法中将伪随机序列发生器的LFSR结构并行化处理的伪随机序列发生器的构成电路原理图；

图2为本发明所述方法步骤一的A中将伪随机序列发生器的LFSR结构并行化处理的并行化设计。

图3是本发明一种基于SDR的任意码率数字调制信号生成方法所依托的系统组成与方法流程图。

从图3可以看出，j个通道数据产生后，经过数据存储进入卷积模块，其中数据地址的选择由地址更新模块根据码率、通道信息及相位信息计算得到。地址更新模块同时也控制滤波器系数查找表的地址。j个通道的卷积模块输出数据通过并串转换输出到DAC。

实施例2

本实施例2以发送一码率为100Mbps的8PSK信号为例，对本发明的具体实施过程进行说明。

步骤A、首先产生8位PN码作为信息流，按设计要求进行映射，存入RAM，根据数据请求信息更新RAM中的值。

步骤B、生成6个查找表，每个查找表深度为1024,用12bit表示，存入成形滤波器的抽头系数；

步骤C、根据码率，采样速率，系统处理时钟,通道数和通道序号计算出各通道码DDS的相位控制字。该实施例中码率Rs为100Mbps，采样速率Fs为5GHz，系统处理时钟F1为156.25Mhz，通道数M为32，m取32。

可根据计算出个通道相位。

步骤D、可根据Phase_i＝Phase_i-1+P_i-1,i＝2,3,4,...M更新各通道相位，其中初始值Phase₁＝2*2^m，之后每个时钟都更新。

步骤E、根据步骤D计算得到的各通道相位控制字，取高4位为Data_addr；取低32位中的高10位作为Coe_addr。

步骤F、根据Data_addr和Coe_addr从步骤A的RAM和步骤B的查找表中取出数据和滤波器系数，进行卷积运算，得到每通道的输出

步骤G、根据Phase₁＝Phase₁+P₃₂更新通道1的相位。

步骤H、将各通道信号利用并行DDS技术数字上变频到中频1.2GHz。

步骤I、将32个通道的输出进行并串转换送入DAC，再经过巴伦输出模拟信号。

至此，从步骤A到步骤I，完成了中频1.2GHz，码率100Mbps的8PSK信号产生。

图4是本实施例中DAC直接发出的码率为100Mbps，中频1.2GHz信号的频谱，对应于步骤I中经过巴伦输出的模拟信号。

图5是本实施例步骤I中产生信号的星座图及EVM。

以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。