一种基于FinFET器件的电流模D触发器

摘要

本发明公开了一种基于FinFET器件的电流模D触发器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管和第八N型FinFET管；优点是电路面积、延时、功耗和功耗延时积均较小。

说明书

技术领域

本发明涉及一种电流模D触发器，尤其是涉及一种基于FinFET器件的电流模D触发器。

背景技术

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，在当前电路设计中被广泛应用。FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。

触发器作为数字电路系统的一种基本运算单元，被广泛运用在大规模集成电路设计中,在性能要求比较高的微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。D触发器是数字电路系统中较为常用的一种触发器。目前FinFET器件已被应用于D触发器的设计领域。

现有的基于CMOS器件的电流模D触发器的电路结构图如图1所示。该电流模D触发器由主锁存器、从锁存器组成，主锁存器由两个PMOS管(P1、P2)和六个NMOS管(N1、N2、N3、N4、N5、N6)组成，PMOS管P1与NMOS管N1构成反相器，产生传递信号Xb，NMOS管N2和NMOS管N3串联实现Xb和clkb的与逻辑，NMOS管N4与NMOS管N5串联实现了D和clk的与逻辑，PMOS管P1、PMOS管P2、NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4和NMOS管N5的组合逻辑产生传递信号Xb的互补信号X；从锁存器由两个PMOS管(P3、P4)和六个NMOS管(N7、N8、N9、N10、N11、N12)组成，PMOS管P4与NMOS管N11构成反相器，产生输出信号Qb，NMOS管N7和NMOS管N8串联实现了X和clkb的与逻辑，NMOS管N9与NMOS管N10串联实现了Qb和clk的与逻辑，PMOS管P3、PMOS管P4、NMOS管N7、NMOS管N8、NMOS管N9、NMOS管N10和NMOS管N11的组合逻辑产生输出信号Q，实现D触发器功能。但现有的电流模D触发器晶体管数目较多，延时和漏功耗均偏大，由此导致功耗和功耗延时积均较大。

鉴此，设计一种延时、功耗和功耗延时积均较小的基于FinFET器件的电流模D触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的电流模D触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的电流模D触发器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管和第八N型FinFET管，所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的第四P型FinFET管分别为低阈值P型FinFET管，所述的第一N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管和所述的第八N型FinFET管分别为低阈值N型FinFET管，所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管分别为高阈值N型FinFET管，所述的第一P型FinFET管的源极、所述的第二P型FinFET管的源极、所述的第三P型FinFET管的源极和所述的第四P型FinFET管的源极均接入电源，所述的第一P型FinFET管的前栅、所述的第一P型FinFET管的背栅、所述的第二P型FinFET管的前栅、所述的第二P型FinFET管的背栅、所述的第三P型FinFET管的前栅、所述的第三P型FinFET管的背栅、所述的第四P型FinFET管的前栅和所述的第四P型FinFET管的背栅连接且其连接端为所述的电流模D触发器的第一控制端，所述的第二P型FinFET管的漏极、所述的第一N型FinFET管的前栅、所述的第一N型FinFET管的背栅、所述的第二N型FinFET管的漏极、所述的第三N型FinFET管的漏极和所述的第四N型FinFET管的前栅连接，所述的第一P型FinFET管的漏极、所述的第一N型FinFET管的漏极和所述的第二N型FinFET管的前栅连接，所述的第三P型FinFET管的漏极、所述的第四N型FinFET管的漏极、所述的第五N型FinFET管的漏极、所述的第六N型FinFET管的前栅和所述的第六N型FinFET管的背栅连接且其连接端为所述的电流模D触发器的输出端，所述的第四P型FinFET管的漏极、所述的第五N型FinFET管的前栅和所述的第六N型FinFET管的漏极连接且其连接端为所述的电流模D触发器的反相输出端，所述的第一N型FinFET管的源极、所述的第二N型FinFET管的源极、所述的第三N型FinFET管的源极和所述的第七N型FinFET管的漏极连接，所述的第四N型FinFET管的源极、所述的第五N型FinFET管的源极、所述的第六N型FinFET管的源极和所述的第八N型FinFET管的漏极连接，所述的第七N型FinFET管的前栅、所述的第七N型FinFET管的背栅、所述的第八N型FinFET管的前栅和所述的第八N型FinFET管的背栅连接且其连接端为所述的电流模D触发器的第二控制端，所述的第七N型FinFET管的源极和所述的第八N型FinFET管的源极均接地，所述的第三N型FinFET管的前栅为所述的电流模D触发器的输入端，用于接入输入信号，所述的第三N型FinFET管的背栅和所述的第五N型FinFET管的背栅连接且其连接端为所述的电流模D触发器的时钟端，用于接入时钟信号，所述的第二N型FinFET管的背栅和所述的第四N型FinFET管的背栅连接且其连接端为所述的电流模D触发器的反相时钟端，用于接入时钟信号的反相信号。

所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的第四P型FinFET管的阈值电压均为0.17V，所述的第一N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管和所述的第八N型FinFET管的阈值电压均为0.33V，所述的第二N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管和所述的第五N型FinFET管的阈值电压均为0.70v。

所述的第一P型FinFET管鳍的个数为1，第二P型FinFET管鳍的个数为1，第三P型FinFET管鳍的个数为1，第四P型FinFET管鳍的个数为1，第一N型FinFET管鳍的个数为1，第二N型FinFET管鳍的个数为2，第三N型FinFET管鳍的个数为2，第四N型FinFET管鳍的个数为2，第五N型FinFET管鳍的个数为2，第六N型FinFET管鳍的个数为1，第七N型FinFET管鳍的个数为5，第八N型FinFET管鳍的个数为5。

与现有技术相比，本发明的优点在于通过第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管和第八N型FinFET管构成电流模D触发器，第一P型FinFET管、第二P型FinFET管、第三P型FinFET管和第四P型FinFET管构成上拉电阻网络，第七N型FinFET管和第八N型FinFET管作为独立电流源，而第二N型FinFET管、第三N型FinFET管、第四N型FinFET管和第五N型FinFET管实现“与功能”，第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管和第七N型FinFET管构成主锁存器，第三P型FinFET管、第四P型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第八N型FinFET管构成从锁存器，由此将FinFET管和单轨电流模结构结合起来实现D触发器，保留了上拉电阻网络和独立电流源结构，减小电路的面积的同时降低了电路的延时，有效的避免了下拉网络中FinFET管的串联，使其电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为现有的基于CMOS器件的电流模D触发器的电路图；

图2为本发明的基于FinFET器件的电流模D触发器的电路图；

图3为标准电压(1v)下，本发明的基于FinFET器件的电流模D触发器在BSIMIMG标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件的电流模D触发器，包括第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8，第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4分别为低阈值P型FinFET管，第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8分别为低阈值N型FinFET管，第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5分别为高阈值N型FinFET管，第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第三P型FinFET管P3的源极和第四P型FinFET管P4的源极均接入电源VDD，第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第三P型FinFET管P3的前栅、第三P型FinFET管P3的背栅、第四P型FinFET管P4的前栅和第四P型FinFET管P4的背栅连接且其连接端为电流模D触发器的第一控制端，接入第一电压控制信号Vrfp，第二P型FinFET管P2的漏极、第一N型FinFET管N1的前栅、第一N型FinFET管N1的背栅、第二N型FinFET管N2的漏极、第三N型FinFET管N3的漏极和第四N型FinFET管N4的前栅连接，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的前栅连接，第三P型FinFET管P3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模D触发器的输出端，用于输出信号Q，第四P型FinFET管P4的漏极、第五N型FinFET管N5的前栅和第六N型FinFET管N6的漏极连接且其连接端为电流模D触发器的反相输出端，用于输出信号Q的反相信号Qb，第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极和第七N型FinFET管N7的漏极连接，第四N型FinFET管N4的源极、第五N型FinFET管N5的源极、第六N型FinFET管N6的源极和第八N型FinFET管N8的漏极连接，第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅、第八N型FinFET管N8的前栅和第八N型FinFET管N8的背栅连接且其连接端为电流模D触发器的第二控制端，接入第二电压控制信号Vrfn，第七N型FinFET管N7的源极和第八N型FinFET管N8的源极均接地，第三N型FinFET管N3的前栅为电流模D触发器的输入端，用于接入输入信号D，第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为电流模D触发器的时钟端，用于接入时钟信号clk，第二N型FinFET管N2的背栅和第四N型FinFET管N4的背栅连接且其连接端为电流模D触发器的反相时钟端，用于接入时钟信号clk的反相信号clkb。

本实施例中，第一电压控制信号Vrfp由偏置电路产生，通常为0.3V～0.8V，第二电压控制信号Vrfn通常由常规的电流镜的偏置实现，第二电压控制信号Vrfn为0.6V～1V。

本实施例中，第一P型FinFET管P1鳍的个数为1，第二P型FinFET管P2鳍的个数为1，第三P型FinFET管P3鳍的个数为1，第四P型FinFET管P4鳍的个数为1，第一N型FinFET管N1鳍的个数为1，第二N型FinFET管N2鳍的个数为2，第三N型FinFET管N3鳍的个数为2，第四N型FinFET管N4鳍的个数为2，第五N型FinFET管N5鳍的个数为2，第六N型FinFET管N6鳍的个数为1，第七N型FinFET管N7鳍的个数为5，第八N型FinFET管N8鳍的个数为5。

实施例二：如图2所示，一种基于FinFET器件的电流模D触发器，包括第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8，第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4分别为低阈值P型FinFET管，第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8分别为低阈值N型FinFET管，第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5分别为高阈值N型FinFET管，第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第三P型FinFET管P3的源极和第四P型FinFET管P4的源极均接入电源VDD，第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第三P型FinFET管P3的前栅、第三P型FinFET管P3的背栅、第四P型FinFET管P4的前栅和第四P型FinFET管P4的背栅连接且其连接端为电流模D触发器的第一控制端，接入第一电压控制信号Vrfp，第二P型FinFET管P2的漏极、第一N型FinFET管N1的前栅、第一N型FinFET管N1的背栅、第二N型FinFET管N2的漏极、第三N型FinFET管N3的漏极和第四N型FinFET管N4的前栅连接，第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的前栅连接，第三P型FinFET管P3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模D触发器的输出端，用于输出信号Q，第四P型FinFET管P4的漏极、第五N型FinFET管N5的前栅和第六N型FinFET管N6的漏极连接且其连接端为电流模D触发器的反相输出端，用于输出信号Q的反相信号Qb，第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极和第七N型FinFET管N7的漏极连接，第四N型FinFET管N4的源极、第五N型FinFET管N5的源极、第六N型FinFET管N6的源极和第八N型FinFET管N8的漏极连接，第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅、第八N型FinFET管N8的前栅和第八N型FinFET管N8的背栅连接且其连接端为电流模D触发器的第二控制端，接入第二电压控制信号Vrfn，第七N型FinFET管N7的源极和第八N型FinFET管N8的源极均接地，第三N型FinFET管N3的前栅为电流模D触发器的输入端，用于接入输入信号D，第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为电流模D触发器的时钟端，用于接入时钟信号clk，第二N型FinFET管N2的背栅和第四N型FinFET管N4的背栅连接且其连接端为电流模D触发器的反相时钟端，用于接入时钟信号clk的反相信号clkb。

本实施例中，第一电压控制信号Vrfp由偏置电路产生，通常为0.3V～0.8V，第二电压控制信号Vrfn通常由常规的电流镜的偏置实现，第二电压控制信号Vrfn为0.6V～1V。

本实施例中，第一P型FinFET管P1鳍的个数为1，第二P型FinFET管P2鳍的个数为1，第三P型FinFET管P3鳍的个数为1，第四P型FinFET管P4鳍的个数为1，第一N型FinFET管N1鳍的个数为1，第二N型FinFET管N2鳍的个数为2，第三N型FinFET管N3鳍的个数为2，第四N型FinFET管N4鳍的个数为2，第五N型FinFET管N5鳍的个数为2，第六N型FinFET管N6鳍的个数为1，第七N型FinFET管N7鳍的个数为5，第八N型FinFET管N8鳍的个数为5。

本实施例中，第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4的阈值电压均为0.17V，第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8的阈值电压均为0.33V，第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5的阈值电压均为0.70v。

本实施例中，第一P型FinFET管P1鳍的个数为1，第二P型FinFET管P2鳍的个数为1，第三P型FinFET管P3鳍的个数为1，第四P型FinFET管P4鳍的个数为1，第一N型FinFET管N1鳍的个数为1，第二N型FinFET管N2鳍的个数为2，第三N型FinFET管N3鳍的个数为2，第四N型FinFET管N4鳍的个数为2，第五N型FinFET管N5鳍的个数为2，第六N型FinFET管N6鳍的个数为1，第七N型FinFET管N7鳍的个数为5，第八N型FinFET管N8鳍的个数为5。

为了验证本发明的基于FinFET器件的电流模D触发器的优益性，在BSIMIMG标准工艺下，使用电路仿真工具HSPICE在电路的输入频率为100MHz、200MHz、500MHz、1GHz的条件下，将本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器这两种D触发器的电路进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件的电流模D触发器基于BSIMIMG标准工艺的仿真波形图如图3所示。

在BSIMIMG标准工艺，输入频率为100MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较，其性能比较表如表1所示。

表1

电路类型晶体管数目延时(us)功耗(μW)功耗延时积(fJ)本发明的D触发器120.041554.3592.2559现有的D触发器160.050661.2413.0988

从表1中可以得出：本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.24％，功耗延时积减小了27.20％。

在BSIMIMG标准工艺，输入频率为200MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较，其性能比较表如表2所示。

表2

电路类型晶体管数目延时(us)功耗(μW)功耗延时积(fJ)本发明的D触发器120.041554.8252.2752现有的D触发器160.050661.6233.1181

从表2中可以得出：本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.03％，功耗延时积减小了27.03％。

在BSIMIMG标准工艺，输入频率为500MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较，其性能比较表如表3所示。

表3

电路类型晶体管数目延时(us)功耗(μW)功耗延时积(fJ)本发明的D触发器120.041555.0302.2837现有的D触发器160.050662.1483.1447

从表3中可以得出：本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.45％，功耗延时积减小了27.37％。

在BSIMIMG标准工艺，输入频率为1GHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较，其性能比较表如表4所示。

表4

电路类型晶体管数目延时(us)功耗(μW)功耗延时积(fJ)本发明的D触发器120.041555.3822.2983现有的D触发器160.050662.4653.1607

从表4中可以得出：本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比，晶体管数目减少了4个，延时减小了17.98％，功耗减小了11.33％，功耗延时积减小了27.29％。