具有电压自动调节功能的负电压产生电路

摘要

本发明提供一种具有电压自动调节功能的负电压产生电路，包括负电压产生电路和反馈控制模块，通过反馈控制模块对负电压产生电路产生的负电压进行调节，本发明中的具有电压自动调节功能的负电压产生电路，可根据负载电流的大小，自动调节电荷泵充电电流大小，从而实现了输出电压的稳定，使传统的模拟电路结构在极低电源电压下也能正常工作，特别适用于深亚微米工艺，同时本发明还实现了输出电压的数字可调，不再输出单一的负电压，可根据实际需要调整所需要输出的负电压值。

说明书

技术领域

本发明涉及集成电路领域，尤其涉及一种具有电压自动调节功能的负电压产生电路。

背景技术

在集成电路领域中，通常把0.35-0.8μm及其以下称为亚微米级，0.25um及其以下称为深亚微米，0.05um及其以下称为纳米级。目前，集成电路的主流生产工艺技术为0.010μm-0.028μm。随着CMOS工艺特征尺寸向着深亚微米(90nm以下)方面发展，芯片供电电压越来越低，甚至低于1V。在如此低的电源电压下，传统的模拟电路结构(如：运放、电流源)将不能正常工作。

为了使传统的模拟电路结构在极低电源电压下也能正常工作，在集成电路设计中开始采用负电压。但是通常CMOS芯片采用正电源电压供电，因此需要在芯片内部产生负电压。各种各样负电压产生电路也被相继进行研究，但是，目前现有技术中的负电压产生电路还存在着很大的问题，例如虽然能产生负电压，但是只能产生单一电平的负电压，并且产生的负电压易受负载电流变化的影响，波动较大，不能提供稳定的输出电压，因此，亟需一种新的技术手段，能够克服上述技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种有鉴于此，本发明提供一种指静脉识别方法及系统，以解决上述技术问题。

本发明提供的具有电压自动调节功能的负电压产生电路，包括：

负电压产生电路，用于产生负电压；

反馈控制模块，用于对负电压产生电路产生的负电压进行调节；

所述负电压产生电路至少包括：

第一PMOS管、第二PMOS管、第三PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第六NMOS管、第七NMOS管、第一电容、第二电容、第三电容、第一反相器和第二反相器；

所述第一PMOS管的栅极和第二PMOS管的源极连接，第二PMOS管的栅极与第一PMOS管的源极连接，第一PMOS管的漏极和第二PMOS管的漏极分别接地，第一PMOS管的衬底和第一PMOS管的衬底分别与电源连接；

所述第三NMOS管的栅极与第四NMOS管的源极连接，第三NMOS管的的栅极与第一NMOS管的源极连接，第三NMOS管的漏极、第四NMOS管的漏极、第三NMOS管的衬底和第四NMOS管的衬底互相连接并与第三电容连接；

所述第一电容的下极板分别与第一PMOS管的源极和第三NMOS管的源极连接，第二电容的下极板分别与第二PMOS管的源极和第四NMOS管的源极连接，第一电容的上极板分别与第六NMOS管的漏极和第七PMOS管的漏极连接，第二电容的上极板分别与第七NMOS管的漏极和第八PMOS管的漏极连接；

第六NMOS管的栅极与第七PMOS管的栅极连接，其连接点与第二反相器的输出端连接，第七NMOS管的栅极与第八PMOS管的栅极连接，其连接点与第一反相器的输出端连接，第六NMOS管的源极和衬底接地，第七NMOS管的源极和衬底接地，第七PMOS管的源极和第八PMOS管的源极分别与第三PMOS管的漏极连接，第七PMOS管的衬底与电源连接，第八PMOS管的衬底与电源连接，第三PMOS管的源极和衬底与电源连接，第一反相器的输出端与第二反相器的输入端连接。

进一步，所述反馈控制模块包括：

第一电阻、第一NMOS管、第二NMOS管、第五NMOS管、第四PMOS管、第五PMOS管、第六PMOS管和电流源，

第一NMOS管的栅极与第二NMOS管的栅极连接，第一NMOS管的源极、第二NMOS管的源极、第一NMOS管的衬底和第二NMOS管的衬底分别接地，第二NMOS管的栅极和漏极互相连接，其连接点与电流源的一端连接，所述电流源的另一端与电源连接；

第四PMOS管的栅极和漏极连接，其连接点与第五PMOS管的栅极连接，第四PMOS管的源极、第五PMOS管的源极、第四PMOS管的衬底和第五PMOS关的衬底分别接地，第五PMOS管的漏极与第一NMOS管的漏极连接，其连接点与第三PMOS管的栅极连接；

第四PMOS管的漏极与第六PMOS管的源极连接，第六PMOS管的漏极与第五NMOS管的漏极连接，第六PMOS管的栅极与第五NMOS管的栅极连接，第五NMOS管的源极和衬底连接，其连接点与第一电阻的一端连接，第一电阻的另一端分别与负电压产生电路的输出端和第三电容连接。

进一步，输出端电压通过如下公式获取：

其中，VD为输出端D的电压，VGSN5为第五NMOS管的栅源电压，KN5为常数，VTHN为阈值电压，Iu为电流源U的电流，R为第一电阻的阻值。

进一步，所述第三NMOS管和第四NMOS管为深阱管。

进一步，所述第一电阻为阻值可调电阻。

进一步，当输出端的电压高于VD时，流过电阻R的电流减小，流过第四PMOS管的电流减小，第四PMOS管的栅极电压升高，引起第五PMOS管的电流减小，且小于第一NMOS管的电流，第三PMOS管的栅极电压随之减小，第三PMOS管的电流增大，引起输出端电压降低，直至回到VD。

进一步，当输出端的电压低于VD时，流过电阻R的电流增加，流过第四PMOS管的电流增加，第四PMOS管的栅极电压降低，引起第五PMOS管的电流增加，且大于第一NMOS管的电流，第三PMOS管的栅极电压随之增大，第三PMOS管的电流减小，引起输出端电压升高，直至回到VD。

进一步，所述负电压产生电路与反馈控制模块集成于同一芯片，相互协作，构成一有机的整体。

本发明的有益效果：本发明中的具有电压自动调节功能的负电压产生电路，可根据负载电流的大小，自动调节电荷泵充电电流大小，从而实现了输出电压的稳定，使传统的模拟电路结构在极低电源电压下也能正常工作，特别适用于深亚微米工艺，同时本发明还实现了输出电压的数字可调，不再输出单一的负电压，可根据实际需要调整所需要输出的负电压值。

附图说明

图1是本发明实施例的电压自动调节功能的负电压产生电路结构示意图。

图2是本发明实施例的输出电压数字可调的负电压产生电路结构示意图。

图3是本发明实施例的数字可调电阻实施方式一的结构示意图。

图4是本发明实施例的数字可调电阻实施方式二的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本实施例中的具有电压自动调节功能的负电压产生电路，包括：

负电压产生电路，用于产生负电压；

反馈控制模块，用于对负电压产生电路产生的负电压进行调节；

所述负电压产生电路101至少包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第六NMOS管N6、第七NMOS管N7、第一电容C3、第二电容C4、第三电容C0、第一反相器INV1和第二反相器INV2；

在本实施例中，第一PMOS管P1和第二PMOS管P2交叉耦合，第一PMOS管P1的栅极和第二PMOS管P2的源极连接，第二PMOS管P2的栅极与第一PMOS管P1的源极连接，第一PMOS管P1的漏极和第二PMOS管P2的漏极分别接地，第一PMOS管P1的衬底和第一PMOS管P1的衬底分别与电源VCC连接；

第三NMOS管N3和第四NMOS管N4为交叉耦合的深阱NMOS晶体管，第三NMOS管N3的栅极与第四NMOS管N4的源极连接，第三NMOS管N3的的栅极与第一NMOS管N1的源极连接，第三NMOS管N3的漏极、第四NMOS管N4的漏极、第三NMOS管N3的衬底和第四NMOS管N4的衬底互相连接作为输出端D并与第三电容C0连接；

第一电容C3的下极板分别与第一PMOS管P1的源极和第三NMOS管N3的源极连接，第二电容C4的下极板分别与第二PMOS管P2的源极和第四NMOS管N4的源极连接，第一电容C3的上极板分别与第六NMOS管N6的漏极和第七PMOS管N7的漏极连接，第二电容C4的上极板分别与第七NMOS管N7的漏极和第八PMOS管P8的漏极连接；

第六NMOS管N6的栅极与第七PMOS管N7的栅极连接，其连接点与第二反相器INV2的输出端连接，第七NMOS管N7的栅极与第八PMOS管P8的栅极连接，其连接点与第一反相器INV1的输出端连接，第六NMOS管N6的源极和衬底接地，第七NMOS管N7的源极和衬底接地，第七PMOS管P7的源极和第八PMOS管P8的源极分别与第三PMOS管P3的漏极连接，第七PMOS管P7的衬底与电源连接，第八PMOS管P8的衬底与电源连接，第三PMOS管P3的源极和衬底与电源连接，第一反相器INV1的输出端与第二反相器INV2的输入端连接。

在本实施例中，假设在初始时刻时钟CLK为低电平，第一反相器INV1的输出为高电平，PMOS晶体管P8截止，第七NMOS晶体管N7开启，第二电容C4的上极板经过晶体管N7连接到地GND。第二反相器INV2的输出为低电平，第六NMOS管N6截止，第七PMOS晶体管P7开启，第三PMOS管P3通过第七PMOS管P7给第一电容C3充电，随着充电进行，电容器上极板电位不但升高。假设初始时刻，第一电容C3和第二电容C4的下极板都为0电平。

经过半个时钟周期，时钟信号CLK从低电平转换为高电平，第一反相器INV1的输出从高电平转换为低电平，第七NMOS管N7截止，第八PMOS管P8开启。第三PMOS管P3通过第八PMOS管P8给第二电容C4充电，随着充电进行，电容器上极板电位不但升高。第二反相器INV2的输出从低电平转换为高电平，第七PMOS管P7截止，第六NMOS管N6开启，第一电容C3上极板通过第六NMOS管N6连接到地GND。由于电容器的电荷/电压保持功能，第一电容C3的下极板将被推到某一负电位。由于第一电容C3的下极板处于负电位，第二PMOS管P2开启，第二电容C4的下极板通过第二PMOS管P2连接到地，第一PMOS管P1截止。由于第一电容C3的下极板处于负电位，第二电容C4下极板处于0电位，第四NMOS管N4截止，第三NMOS管N3开启，第一电容C3下极板的负电荷通过第三NMOS管N3转移到第三电容Co，拉低输出端D电压。

再经过半个时钟周期，时钟信号CLK从高电平转换为低电平，第一反相器INV1的输出从低电平转换为高电平，第二反相器INV2的输出从高电平转换为低电平。NMOS晶体管N7开启止，第八PMOS管P8截止，第六NMOS管N6截止，第七PMOS管P7开启。第二电容器C4的上极板通过第七NMOS管N7连接到地，第三PMOS管P3通过第七PMOS管P7给第一电容C3充电。由于电容器的电荷/电压保持功能，第二电容C4的下极板被推到负电位，第一PMOS管P1开启，第一电容C3的下极板通过第一PMOS管P1连接到地，第二PMOS管P2截止。第二电容C4的下极板处于负电位，第一电容C3的下极板处于0电位，第四NMOS管N4开启，第三NMOS管N3截止，第二电容C4下极板负电荷转移到第三电容Co上，拉低输出端D电位。

在时钟信号CLK周期驱动下，第一电容C3和第二电容C4轮流给第三电容Co充电，在输出端没有接负载LOAD的情况下，输出端D的电压将会被一直拉到-VCC。第三NMOS管N3和第四NMOS管N4的源漏都会处于负电位，为了实现隔离，N3和N4采用深阱管，并把衬底接到漏极上。

在输出端接了负载LOAD的情况下，负载电流IL会向大电容Co提供正电荷，中和掉第一电容C3和第二电容C4转移到电容Co的负电荷，从而引起输出端D电压上升。两因素综合的效果是：当负载电流IL提供的平均正电荷大于第一电容C3和第二电容C4提供的平均负电荷，输出端电压上升；当负载电流IL提供的平均正电荷小于第一电容C3和第二电容C4提供的平均负电荷，输出端电压下降。当负载电流IL提供的平均正电荷等于第一电容C3和第二电容C4提供的平均负电荷时，输出端电压保持不变。第一电容C3和第二电容C4提供的平均负电荷就等于第三PMOS管P3提供的电流。第三PMOS管P3提供的电流大小受反馈机构102的控制。

在本实施例中，反馈控制模块包括：

第一电阻R、第一NMOS管N1、第二NMOS管N2、第五NMOS管N5、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和电流源U，

第一NMOS管N1的栅极与第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的源极、第一NMOS管N1的衬底和第二NMOS管N2的衬底分别接地，第二NMOS管N2的栅极和漏极互相连接，其连接点与电流源U的一端连接，所述电流源U的另一端与电源连接；

第四PMOS管N4的栅极和漏极连接，其连接点与第五PMOS管P5的栅极连接，第四PMOS管N4的源极、第五PMOS管P5的源极、第四PMOS管P4的衬底和第五PMOS管P5的衬底分别接地，第五PMOS管P5的漏极与第一NMOS管N1的漏极连接，其连接点与第三PMOS管P3的栅极连接；

第四PMOS管P4的漏极与第六PMOS管P6的源极连接，第六PMOS管P6的漏极与第五NMOS管P5的漏极连接，第六PMOS管P6的栅极与第五NMOS管N5的栅极连接，第五NMOS管N5的源极和衬底连接，其连接点与第一电阻R的一端连接，第一电阻R的另一端分别与负电压产生电路的输出端和第三电容C0连接。

在本实施例中，第一NMOS管N1和第二NMOS管N2构成一电流镜，电流镜把电流源U的电流Iu镜像到第一NMOS管N1，第四PMOS管P4和第五PMOS管P5构成另一电流镜，当第五PMOS管P5提供的电流大于第一NMOS管N1提供的电流时，第三PMOS管P3的栅电位被升高，第三PMOS管P3提供的电流减小；当第五PMOS管P5提供的电流小于第一NMOS管N1提供的电流时，第三PMOS管P3的栅电位被拉低，第三PMOS管P3提供电流增加。第五NMOS管N5的源极和衬底连接到一起后连接电阻R的一端，电阻R的另一端连接输出端D和第三电容Co，本实施例中的第三电容Co为大电容。

当整个反馈控制系统平衡时，第三PMOS管P3提供的电流等于负载电流IL。这时，第三PMOS管P3的栅源电压

上式中K_P3是与第三PMOS管P3栅宽长比有关的一常数，V_THP是PMOS晶体管的阈值电压。因此，第五PMOS管P5和第一NMOS管N1都处于饱和工作区，流过它们的电流相等。由于电流镜的作用，流过第四PMOS管P4的电流也等于Iu。因此输出端D的电压

上式中V_GSN5为第五NMOS管N5的栅源电压，K_N5是与晶体管N5栅宽长比有关的一常数，V_THN是NMOS晶体管阈值电压。

当输出端电压高于(2)式时，流过电阻R的电流会减小，流过第四PMOS管P4的电流也会减小，第四PMOS管P4的栅压会升高，引起第五PMOS体管P5电流减小，第五PMOS管P5的电流会小于N1的电流，第三PMOS管P3的栅压会被拉低，第三PMOS管P3提供的电流会增大，引起输出端电压降低，重新回到(2)式。

当输出端电压低于(2)式时，流过电阻R的电流会增加，流过第四PMOS管P4的电流也会增加，第四PMOS管P4的栅压会降低，会引起第五PMOS管P5电流增加，第五PMOS管P5的电流会大于N1的电流，引起第三PMOS管P3的栅压被拉高，第三PMOS管P3提供的电流减小，引起输出端电压升高，重新回到(2)式。

当负载电流在一定范围内变化时，本发明能自动回到平衡态，输出电压仍然由(2)式决定。

当空载时，输出端电压会很低，为-VCC，引入第六PMOS管P6是为了防止在空载时，第五NMOS管N5出现过大的极间压差，引进器件击穿。第五NMOS管N5的源处于负电位，为了实现隔离，衬底接源。

由(2)式可知，通过改变电阻R的阻值可以改变低输出负电压大小。因此通过如图2所示的电路结构不但能提供稳定的负电压，并且还能数字调节负电压的大小。在本实施例中，第一电阻R为阻值可调电阻，其结构如图3、4所示。图3中的开关可选用NMOS或者PMOS管，也可采用本领域熟知的其它线型开关技术，通过如图3、4所示的可调电阻，实现输出电压的数字可调，不再输出单一的负电压。

优选地，本实施例中的负电压产生电路101和反馈控制机构102可集成在同一个芯片上，第三电容Co为大电容，可采用0.1微法贴片电容，可通过芯片外接的方式接入电路。电流源U可通过带隙基准技术来实现，电流源电流大小可设定在100uA。在0.18um CMOS工艺条件下，第一NMOS管N1和第二NMOS管N2可选用栅长为1um，宽长比为20/1的管子。第四PMOS管P4和第五PMOS管P5可选用栅长为1um，宽长比为20/1的管子。第六PMOS管P6可选用栅长为0.18um，宽长比为20/1的管子。第五NMOS管N5可选用栅长为0.18um，宽长比为20/1的管子。电阻R可选用高阻值多晶硅电阻，大小可设定在50K。本实施例中的第三NMOS管N3和第四NMOS管N4必须选用深阱管，尺寸可选栅长0.18um，宽长比20/1。第一PMOS管P1和第二PMOS管P2可选用栅长为0.18um，宽长比为60/1的管子。电容器C3和C4可选MIM(Metal-Isolator-Metal)电容，大小设定在3P左右。第七PMOS管P7和第八PMOS管P8可选用栅长为0.18um，宽长比为60/1的管子。第六NMOS管N6和第七NMOS管N7可选用栅长为0.18um，宽长比为20/1的管子。第一反相器INV1和第二反相器INV2采用CMOS静态反相器结构，管子尺寸：NMOS管栅长0.18um，宽长比为20/1；PMOS管栅长0.18um，宽长比为60/1。第三PMOS管P3可根据负载电流大小选用相应尺寸的管子，对于10mA的负载电流，可选用栅长0.18um，宽长比为20/1的20个并联管子。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。