包括映射表的控制器、包括半导体存储器件的存储系统及其操作方法

摘要

提供一种存储系统及其操作方法。所述方法包括：储存包括有第一物理地址与第一逻辑地址之间的映射关系的第一映射表，所述第一物理地址指定了具有多电平单元的存储块的页；存储第一逻辑地址的第一逻辑地址组作为元信息；确定具有请求地址的第二逻辑地址组；检测第二逻辑地址组是否在元信息的第一逻辑地址组中；以及基于检测结果在第一映射表中检索请求地址。

说明书

相关申请的交叉引用

本申请要求2014年12月10日提交的申请号为10-2014-0177759的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种电子器件，尤其是一种包括映射表的控制器和包括半导体存储器件的存储系统。

背景技术

半导体存储器件是使用半导体材料如硅(Si)、锗(Ge)、砷化镓(GaAS)、磷化铟(InP)或诸如此类似的存储器件。半导体存储器件一般归类为易失性存储器或非易失性存储器。

易失性存储器在断电时丢失存储数据。易失性存储器包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器是一种即使在没有恒源供电的情况下也能保持存储数据的存储器。非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM)、或铁电RAM(FRAM)等。闪存一般归类分为或NOR型或NAND型。

发明内容

本发明是针对一种具有改善的运行速度的存储系统及其操作方法。

本发明一方面提供一种操作存储系统的方法，所述存储系统包括半导体存储器件，所述半导体存储器件包括具有多电平单元的第一存储块，所述操作方法包括：储存第一映射表，所述第一映射表包括指定第一存储块的页的第一物理地址与多个逻辑地址中第一逻辑地址之间的映射关系，其中多个逻辑地址作为请求地址从主机处接收，并且被划分为多个逻辑地址组；将多个逻辑地址组之中的具有第一逻辑地址的第一逻辑地址组储存作为元信息；在多个逻辑地址组之中确定具有请求地址的第二逻辑地址组；以及检测所述元信息的第一逻辑地址组中是否有第二逻辑地址组；以及基于检测结果在第一映射表中检索请求地址。

作为实施例，检索请求地址可以包括当第二逻辑地址组在元信息的第一逻辑地址组中时，在第一映射表中检索请求地址。

作为实施例，半导体存储器件可以进一步包括具有单电平单元的第二存储块。

作为实施例，操作存储系统的方法可以进一步包括储存第二映射表，所述第二映射表包括指定第二存储块的页的第二物理地址与多个逻辑地址中第二逻辑地址之间的映射关系。

作为实施例，操作存储系统的方法可以进一步包括当第二逻辑地址组不在元信息的第一逻辑地址组中时，在第二映射表中检索请求地址。

作为实施例，操作存储系统的方法可以进一步包括储存第三映射表，所述第三映射表包括多个逻辑地址与第三物理地址之间的映射关系，且第三物理地址可以指定第一和第二存储器的页。

作为实施例，操作存储系统的方法可以进一步包括：当请求地址在第二映射表的第二逻辑地址中时，在第二映射表中检测与请求地址相应的物理地址；以及当请求地址不在第二映射表的第二逻辑地址中时，在第三映射表中检索请求地址。

作为实施例，存储系统的操作方法可以进一步包括在第三映射表中检测与请求地址相应的物理地址。

本发明另一方面提供一种存储系统，所述存储系统包括半导体存储器件和控制器，所述半导体存储器件包括具有多电平单元第一存储块和具有单电平单元的第二存储块，所述控制器适用于基于多个逻辑地址控制半导体存储器件，其中所述多个逻辑地址作为请求地址从主机处接收，并且被划分为多个逻辑地址组，其中所述控制器包括RAM和闪存转换层，RAM适用于储存第一映射表，所述第一映射表包括指定第一存储块的页的第一物理地址与多个逻辑地址中第一逻辑地址之间的映射关系，所述闪存转换层适用于将所述多个逻辑地址组之中的具有第一逻辑地址的第一逻辑地址组储存在RAM中作为元信息。闪存转换层可以在多个逻辑地址组之中确定具有请求地址的第二逻辑地址组，以及当第二逻辑地址组在元信息的第一逻辑地址组中时，在第一映射表中检索请求地址。

作为实施例，RAM可以储存第二映射表，所述第二映射表包括指定第二存储块的页的第二物理地址与多个逻辑地址中第二逻辑地址之间映射关系。

作为实施例，当第二逻辑地址组不在元信息的第一逻辑地址组中时，闪存转换层可以在第二映射表中检索请求地址。

作为实施例，当在第一映射表中检测到请求地址时，闪存转换层可以在第一映射表中检测与请求地址相应的物理地址，以及当在第一映射表中未检测到请求地址时，闪存转换层可以在第二映射表中检索请求地址。

作为实施例，RAM可以储存第三映射表，所述第三映射表包括多个逻辑地址与第三物理地址之间的映射关系，且第三物理地址可以指定第一和第二存储块的页。

作为实施例，当第二逻辑地址组不在元信息的第一逻辑地址组中时，闪存转换层可以在第三映射表中检索请求地址。

作为实施例，当在第一映射表中检测到请求地址时，闪存转换层在第一映射表中检测与请求地址相应的物理地址；以及当在第一映射表中未检测到请求地址时，在第三映射表中检索请求地址。

附图说明

图1是说明依照本发明典型实施例的存储系统的框图；

图2说明图1的半导体存储器件中所包括的存储块的图。

图3说明从图2的主机接收到的请求地址总规模的示意图；

图4是说明依照本发明典型实施例图1的存储系统的改进实施例的框图；

图5是说明图4的半导体存储器件所包括存储块的图；

图6是显示图1的第一映射表的图；

图7是显示图1的第二映射表的图；

图8是显示图1的主映射表的图；

图9是依据本发明实施例的用于描述元信息的图；

图10是用于描述依据本发明实施例的控制器的操作方法的流程图；以及

图11是说明图1的存储系统的实施示例的框图。

具体实施方式

以下将参照附图更详细地描述本发明的典型实施例。在说明书中，将只描述能够帮助理解本发明的部分内容，使得本发明的主题不被模糊。然而，本发明可以通过不同的形式实施并且不应被解释为限于这里阐述的实施例。下面本发明的典型实施例结合附图被充分描述，使得本发明所属领域的技术人员能够实施本发明。

贯穿说明书，应理解当一个部件被称为“连接”或“耦接”至另一个部件时，其能够直接连接或耦接至另一部件或可能存在中间部件。还应当理解这里所用术语“包括”、“包含”指定了所述的特征、整体、步骤、操作、元件和/或组件的存在，但是并不妨碍的一个或多个其他特征、整体、步骤、操作、元件、组件、和/或其组的存在或增加。

图1是说明依照本发明典型实施例的存储系统10的框图。图2说明图1的半导体存储器件100中所包括的存储块BLK1至BLKz的图。

参照图1，存储系统10可以包括半导体存储器件100和控制器200。

半导体存储器件100被控制器200控制来操作。半导体存储器件100可以包括存储器单元阵列110和用于驱动存储器单元阵列110的外围电路120。存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz中的每一个可以包括多个非易失性存储器单元。

作为实施例，每个存储块可以包括单电平单元或多电平单元。多个存储块BLK1至BLKz中的一部分可以包括单电平单元，而其他部分包括多电平单元。单电平单元可以在每个存储器单元中存储1比特数据。多电平单元可以在每个存储器单元中存储多比特数据。

参考图2，多个存储块BLK1至BLKz可以被划分为多个存储块组BLKG1至BLKG2。第一存储块组BLKG1可以包括第一至第(x-1)存储块BLK1至BLKx-1。此时，第一至第(x-1)存储块BLK1至BLKx-1所包括的存储器单元可以被定义为单电平单元。第一存储块组BLKG1中的每个存储块BLK1至BLKx-1可以包括第一至第n物理页PP11至PP1n，以及第一至第n物理页PP11至PP1n中的每一个可以包括一个逻辑页LP。即，只有数据的最低有效位可以存储在每个存储器单元中配置一个物理页，以及存储器单元可以用内部存储的数据最低有效位配置一个逻辑页。

第二存储块组BLKG2可以包括第x至第z存储块BLKx至BLKz。第x至第z存储块BLKx至BLKz所包括的存储器单元可以被定义为多电平单元。第二存储块组BLKG2中的每个存储块BLKx至BLKz可以包括第一至第n物理页PP21至PP2n，以及第一至第n物理页PP21至PP2n中的每一个可以包括两个或更多个逻辑页LPs。例如，存储在存储器单元中配置一个物理页的数据最低有效位可以配置一个逻辑页，以及存储在相应存储器单元中的数据最高有效位可以配置另一个逻辑页。

即，第一存储块组BLKG1的物理页可以包括一个逻辑页LP，而第二存储块组BLKG2的物理页可以包括多个逻辑页LPs。在下文中，为了简单说明，将使用第x至第z存储块BLKx至BLKz中的每个存储器单元存储有两比特数据的例子。

当存储器单元用作单电平单元时，众所周知对相应存储器单元的编程操作被迅速执行。例如，每一个存储器单元都可以被编程具有两个阈值电压状态之一，以存储数据的最低有效位。另一方面，当存储器单元用作多电平单元时，对相应存储器单元的编程操作被相当缓慢地执行。例如，为了在每个存储器单元中存储最高有效位，存储在相应存储器单元中的最低有效位可以被读取，以及基于读出数据每个相应存储器单元可以被编程以具有四个阈值电压状态之一。用于执行读取最低有效位的操作和编程每个存储器单元成为四个阈值电压状态之一所用的时间可能比执行存储数据最低有效位的编程操作所用的时间要长。

再次参照图1，外围电路120可以被连接至存储器单元阵列110。所述外围电路120可以由控制器200控制来操作。所述外围电路120可以被控制器200控制成，将数据编程在存储单元阵列110中，读取存储单元阵列110中的数据，以及擦除存储单元阵列110中的数据。

作为实施例，半导体存储器件100的读取操作和编程操作可以通过逻辑页执行。半导体存储器件100的擦除操作可以通过存储块执行。即，半导体存储器件100的读取和编程操作可以对每个逻辑页执行，以及半导体存储器件100的擦除操作可以对作为基本单元的每个存储块执行。

在编程操作中，外围电路120能够从控制器200接收写入数据和物理地址。一个存储块和其中所包括的一个物理页可以由物理地址指定。在相应物理页中的逻辑页可以由物理地址指定。外围电路120可以将写入数据编程在相应物理页中。例如，写入数据可以作为相应物理页的数据的最低有效位被存储。例如，写入数据可以作为相应物理页的数据的最高有效位被存储。

在读取操作中，外围电路120可以从控制器200接收物理地址。一个存储块和其中所包包括的物理页由物理地址指定。在相应物理页中的逻辑页可以由物理地址指定。外围电路120可以从相应物理页中读取数据的最低有效位或最高有效位，以及将读出数据输出到控制器200。

在擦除操作中，从控制器200传输到外围电路120的物理地址可以指定一个存储块。外围电路120可以擦除与物理地址相应的存储块中的数据。

作为实施例，半导体存储器件100可以是闪存器。

控制器200可以包括闪存转换层(FTL)220和随机存取存储器(RAM)210。

控制器200可以控制半导体存储器件100的各种操作。控制器200可以被配置以应主机的请求访问半导体存储器件100。例如，控制器200可以被配置以控制半导体存储器件100的读取、写入、擦除和后台操作。控制器200可以被配置以提供半导体存储器件100和主机之间的接口。控制器200可以被配置以驱动用于控制半导体存储器件100的固件。

RAM 210可以由FTL 220控制来操作。RAM 210可以存储第一和第二映射表MPT1和MPT2以及主映射表MMPT。

第一映射表MPT1可以包括物理地址与相应逻辑地址之间的映射关系，所述物理地址指定了在第一存储块组BLKG1中存储块BLK1至BKLx-1的页之中的至少一部分。第二映射表MPT2可以包括物理地址与相应逻辑地址之间的映射关系，所述物理地址指定了在第二存储块组BLKG2中存储块BLKx至BKLz的页之中的至少一部分。主映射表MMPT可以包括存储块BLK1至BLKz的页与相应逻辑地址之间的映射关系。

根据本发明的实施例，RAM 210可以进一步存储元信息METI。所述元信息METI可以表示其中包括了第二映射表MPT2中的逻辑地址的逻辑地址组。

作为实施例，RAM 210可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)等。

作为实施例，RAM 210可以用作FTL 220的运行存储器。作为实施例，RAM 210可以用作半导体存储器件100和主机之间的缓冲存储器。例如，在读取操作时，从半导体存储器件100读取的数据可以被暂时存储在RAM 210中，并输出给主机。在编程操作时，从主机接收的写入数据可以被暂时存储在RAM 210中，并提供给半导体存储器件100。

FTL 220可以应主机的请求而访问半导体存储器件100。来自主机的编程操作的请求可以包括逻辑地址和写入数据。来自主机的读取操作的请求可以包括逻辑地址。在下文中，从主机预先接收到的逻辑地址可以被定义为请求地址。

当接收到编程操作的请求时，FTL 220将请求地址变换为物理地址，并在第一或第二映射表MPT1或MPT2中更新请求地址和物理地址之间的映射关系。在此之后，FTL220可以更新主映射表MMPT中的第一和第二映射表MPT1和MPT2的信息。

FTL 220可以将主映射表MMPT的映射信息存储在半导体存储器件100的至少一个存储块(例如，BLK1，下文中，元块)中。当更新信息在主映射表MMPT中时，更新信息被写入半导体存储器件100的元块中。即，主映射表MMPT的映射信息可以与元块的映射信息同步。

例如，请求地址与物理地址之间的映射关系在主映射表MMPT中被更新。主映射表MMPT中的映射信息可能因主映射表MMPT的频繁更新操作而在不合适的时间与元块的信息同步，因此存储系统10的操作速度可以降低。当主映射表MMPT对应于高速缓存缺失、且主映射表MMPT中的一部分映射信息被丢弃而由元块的映射信息代替时，可以需要首先在元块中更新丢弃的映射关系的操作。例如，当第一或第二映射表MPT1或MPT2中存在丢弃的数据时，可以不需要将丢弃的数据编程在元块中的操作。相应地，在编程操作中，由于逻辑地址和物理地址之间的映射关系在主映射表MMPT中未更新(需要与元块同步)、而是在第一或第二映射表MPT1或MPT2中被优先更新，存储系统10的操作速度可以提高。

例如，FTL 220可以在主映射表MMPT中周期性更新第一和第二映射表MPT1和MPT2中的映射关系。当持续预定时间未收到来自主机的访问请求时，FTL 220可以在主映射表MMPT中更新第一和第二映射表MPT1和MPT2中的映射关系。

当请求地址对应于第一存储块组BLKG1时，FTL 220可以在第一映射表MPT1中更新请求地址和相应物理地址之间的映射关系。例如，FTL 220可以产生与请求地址相应的物理地址，并且当产生的物理地址对应于第一存储块组BLKG1时，FTL 220可以在第一映射表MPT1中更新请求地址和相应物理地址之间的映射关系。例如，当请求地址对应于第二存储块组BLKG2时，FTL 220可以在第二映射表MPT2中更新请求地址和相应物理地址之间的映射关系。

因此，第一映射表MPT1可以包括指定了第一存储块组BLKG1中存储块BLK1至BLKx-1的页之中的至少一部分页的物理地址和相应逻辑地址之间的映射关系。第二映射表MPT2可以包括指定了第二存储块组BLKG2中存储块BLKx至BLKz的页之中的至少一部分页的物理地址和相应逻辑地址之间的映射关系。

众所周知，由于半导体存储器件100的编程操作是通过页(例如4K比特)来执行的，当接收到随机请求地址时，半导体存储器件100可以具有低编程操作速度，以及当接收到顺序请求地址时，半导体存储器件100可以具有高编程操作速度。当接收到随机请求地址时，FTL 220可以选择具有相对高的编程速度的第一存储块组BLKG1，以及当接收到顺序请求地址时，FTL 220可以选择具有相对低的编程速度的第二存储块组BLKG2。

FTL 220可以将随机请求地址映射到指定了第一存储块组BLKG1中的页的物理地址。例如当与一个扇区(例如256字节)相应的请求地址被从主机重复接收到时，相应的请求地址可以被映射到指定了第一存储块组BLKG1中的特定页的物理地址。

另一方面，FTL 220可以将顺序请求地址映射到指定了第二存储块组BLKG2中的页的物理地址。例如当与八个扇区(例如256字节×8)相应的请求地址被同时接收到时，相应的请求地址可以被映射到指定了在第二存储块组BLKG2中特定页的物理地址。

同时，当接收到读操作的请求时，FTL 220可以在第一或第二映射表MPT1或MPT2中检索请求地址并提取物理地址。当相应逻辑地址不在第一或第二映射表MPT1或MPT2中时，FTL 220可以从主映射表MMPT中提取与逻辑地址相应的物理地址。

根据本发明实施例，FTL 220可以进一步将元信息METI存储在RAM 210中。元信息METI可以代表包括有第二映射表MPT2中的逻辑地址的逻辑地址组。

图3是说明从图2的主机接收到的请求地址总规模的示意图。

参考图3，主机可以发送第一至第(p+1)逻辑地址LAN0至LANp到存储系统10。根据本发明实施例，第一至第(p+1)逻辑地址LAN0至LANp可以被划分为多个逻辑地址组LAGR0至LAGRq。例如，如图3所示，每个逻辑地址组可以包括四个逻辑地址。每个逻辑地址所在的逻辑地址组被确定为通过将相应逻辑地址除以4获得的商。在图3中，第一至第四逻辑地址LAN0至LAN3可以构成第一逻辑地址组LAGR0。第五至第八逻辑地址LAN4至LAN7可以构成第二逻辑地址组LAGR1。第九至第十二逻辑地址LAN8至LAN11可以构成第三逻辑地址组LAGR2。第十三至第十六逻辑地址LAN12至LAN15可以构成第四逻辑地址组LAGR3。第(p-2)至第(p+1)逻辑地址LANp-3至LANp可以构成第(q+1)逻辑地址组LAGRq。

FTL(220参考图1)可以确定包括第二映射表MPT2的每个逻辑地址的逻辑地址组，并因此产生元信息METI。

图4是说明依照本发明典型实施例图1所示存储系统10的改进实施例1000的框图。

参考图4，存储系统1000可以包括多个半导体存储器件1110至11k0和存储控制器1200。

第一至第k半导体存储器件1110至11k0中的每一个可以具有与根据图1所描述的半导体存储器件100相同的结构和操作。

存储控制器1200可以包括RAM 1210和闪存转换层(FTL)1220。

存储控制器1200可以通过第一至第k通道CH1至CHk与第一至第k半导体存储器件1110至11k0通信。

与参照图1所描述的FTL 220一样，FTL 1220被配置以控制每个半导体存储器件。

FTL 1220可以应主机的请求而访问半导体存储器件1110至11k0。在编程操作时，FTL 1220可以在第一或第二映射表MPT1或MPT2中更新请求地址和物理地址之间的映射关系。当物理地址对应于第一存储块组(BLKG1，参考图2)时，第一映射表MPT1可以被更新。当物理地址对应于第二存储块组(BLKG2，参考图2)时，第二映射表MPT2可以被更新。FTL 1220可以存储主映射表MMPT的映射信息(所述映射信息包括存储块BLK1至BLKz的页与RAM 1210中相应物理地址之间的映射关系)，以及基于第一和第二映射表MPT1和MPT2更新主映射表MMPT。

图5是说明图4的半导体存储器件1110至11k0所包括存储块的图。在图5中，为了简化说明，使用提供有八个半导体存储器件1110至1180的例子。

作为实施例，每个半导体存储器件可以包括单电平单元或多电平单元。参照图5，多个半导体存储器件1110至1180可以被划分为多个存储组MG1和MG2。第一至第四半导体存储器件1110至1140可以包括单电平单元且可以被分组在第一存储组MG1中。第五至第八半导体存储器件1150至1180可以包括多电平单元且可以被分组在第二存储组MG2中。

第一存储组MG1的半导体存储器件1110至1140中的每一个可以包括第一至第z存储块BLK11至BLK1z，以及第一至第z存储块BLK11至BLK1z中的每一个可以包括第一至第n物理页PP11至PP1n。由于第一存储组MG1的存储单元是单电平单元，第一至第n物理页PP11至PP1n可以包括一个逻辑页LP。

第二存储组MG2的半导体存储器件1150至1180中的每一个可以包括第一至第z存储块BLK21至BLK2z，以及第一至第z存储块BLK21至BLK2z中的每一个可以包括第一至第n物理页PP21至PP2n。由于第二存储组MG2的存储单元是多电平单元，第一至第n物理页PP21至PP2n中的每一个可以包括多个逻辑页LPs，例如两个逻辑页LPs。

本发明的发明构思也可以适用于图4的实施例。存储系统(1000，参考图4)所包括的每个半导体存储器件包括单电平单元或多电平单元，这意味着存储系统1000所包括的每个存储块包括单电平单元或多电平单元。例如，图5的存储块BLK12可以包括单电平单元，以及因此存储块BLK12的每个物理页可以包括一个逻辑页LP。例如，存储块BLK22可以包括多电平单元，以及因此存储块BLK22的每个物理页可以包括多个逻辑页LPs。

以下为了简化说明，参照图1描述本发明的实施例。

图6是显示图1的第一映射表MPT1的图。

参考图6，逻辑地址和相应物理地址可以被存储在第一映射表MPT1中。当从主机接收到用于编程操作的请求地址时，FTL 220可以映射特定物理地址。当接收到随机请求地址时，FTL 220可以映射与第一存储块组(BLKG1，参考图2)相应的物理地址。例如，主机(参考图1)可以反复传输有关与一个扇区相应的请求地址的编程操作的请求。传输的请求地址(例如LAN100，LAN200，LAN50，LAN77和LAN140)可以被映射到第一存储块组BLKG1中的页。

图6中，逻辑地址LAN100可以被映射到第一物理页PP11。逻辑地址LAN200可以被映射到第二存储块BLK2的第二物理页PP12。逻辑地址LAN50可以被映射到第二存储块BLK2的第三物理页PP13。逻辑地址LAN77可以被映射到第四物理页PP14。逻辑地址LAN140可以被映射到第二存储块BLK2的第五物理页PP15。

图7是显示图1的第二映射表MPT2的图。

参考图7，第二映射表MPT2可以包括逻辑地址和相应的物理地址。当顺序接收到用于编程操作的请求地址时，FTL 220可以把每个请求地址映射到与第二存储块组(BLKG2，参考图2)相应的物理地址。例如主机可以通过传输与起始扇区(例如LAN0)和扇区数量(例如7)有关的信息指定请求地址。每个传输的请求地址(例如LAN0至LAN6)可以被映射到第二存储块组BLKG2中的页。

图7中，第一和第二逻辑地址LAN0和LAN1可以被映射到第x存储块BLKx中第一物理页PP21的逻辑页LP1和LP2。第三和第四逻辑地址LAN2和LAN3可以被映射到第x存储块BLKx中第二物理页PP22的逻辑页LP1和LP2。第五和第六逻辑地址LAN4和LAN5可以被映射到第x存储块BLKx中第三物理页PP23的逻辑页LP1和LP2。第七逻辑地址LAN6可以被映射到第x存储块BLKx中第四物理页PP24的逻辑页LP1。第(4r+1)和第(4r+2)逻辑地址LAN4r和LAN4r+1可以被映射到第x+1存储块BLKx+1中第一物理页PP21的逻辑页LP1和LP2。第(4r+3)逻辑地址LAN4r+2可以被映射到第x+1存储块BLKx+1中第二物理页PP22的逻辑页LP1。

因此，第x和第(x+1)存储块BLKx和BLKx+1可以存储与顺序逻辑地址相应的数据。

图8是显示图1的主映射表MMPT的图。

参考图8，主映射表MMPT可以存储能够从主机接收到的逻辑地址LAN0至LANp和相应的物理地址PAN0至PANp。每个物理地址可以包括有关特定物理页和逻辑页的信息。

作为实施例，主映射表MMPT的仅一部分可以基于用于存储主映射表MMPT的存储空间被存储在RAM 210中。例如，主映射表MMPT可以被存储在半导体存储器件100的元块中，并且主映射表MMPT的仅一部分被加载到RAM 210。

图9是依据本发明实施例的用于描述元信息METI的图。

参考图9，元信息METI可以基于包括在第二映射表MPT2中的逻辑地址LAN0至LAN6和LAN4r至LAN4r+2而产生。FTL 220可以将之中包括了第二映射表MPT2所包括的逻辑地址的逻辑地址组定义作为元信息METI。

例如，逻辑地址组可以被确定作为通过将每个逻辑地址除以4获得的商。如图9所示，第一至第四逻辑地址LAN0至LAN3可以被确定为第一逻辑地址组LAGR0。第五至第七逻辑地址LAN4至LAN6可以被确定为第二逻辑地址组LAGR1。第(4r+1)至第(4r+3)逻辑地址LAN4r至LAN4r+2可以被确定为第(r+1)逻辑地址组LAGRr。

顺序逻辑地址LAN0至LAN6和LAN4r至LAN4r+2可以被包括在第二映射表MPT2中。相应地，包括在元信息METI中的逻辑地址组LAGR0、LAGR1和LAGRr的数量比包括在第二映射表MPT2中的逻辑地址LAN0至LAN6和LAN4r至LAN4r+2的数量少。

图10是用于描述依据本发明实施例的控制器200的操作方法的流程图。

参考图1、7和10，在操作S110中，控制器200可以产生元信息METI。控制器200可以确定包括有第二映射表MPT2的逻辑地址的逻辑地址组，并将已确定的逻辑地址组作为元信息产生。

在操作S120中，可以从主机接收用于读操作的请求地址。相应地，有必要检测与请求地址相应的物理地址。

在操作S130中，首先，控制器200可以确定包括有请求地址的逻辑地址组。例如，控制器200可以通过将请求地址除以4来计算商。

在操作S140中，控制器200可以检测已确定的逻辑地址组是否在元信息METI所包括的逻辑地址组(LAGR0、LAGR1和LAGRr，参考图9)中。当存在已确定的逻辑地址组时，可以执行操作S150。当不存在已确定的逻辑地址组时，可以执行操作S160。

在操作150中，控制器200可以在第二映射表MPT2中检索请求地址。即，控制器200可以基于已确定的逻辑地址组是否在元信息METI所包括的逻辑地址组(LAGR0、LAGR1和LAGRr，参考图9)中来选择性搜索第二映射表MPT2。

当请求地址不在第二映射表MPT2中时，可以执行操作S160。当请求地址在第二映射表MPT2中时，可以执行操作S180。

例如，假设请求地址是第七逻辑地址LAN6。请求地址可以包括在第二逻辑地址组LAGR1中，第二逻辑地址组LAGR1可以包括在元信息METI的逻辑地址组LAGR0、LAGR1和LAGRr中。相应地，请求地址可以在第二映射表MPT2中被检索到。如图6所示，当第七逻辑地址LAN6包括在第二映射表MPT2中时，操作S150中的检索会成功。在这种情况下，第x存储块BLKx的第四物理页PP24的逻辑地址LP1可以作为物理地址被检测到。

例如，假设请求地址是第八逻辑地址LAN7。请求地址可以包括在第二逻辑地址组LAGR1中，以及第二逻辑地址组LAGR1可以包括在元信息METI的逻辑地址组LAGR0、LAGR1和LAGRr中。相应地，请求地址可以在第二映射表MPT2中被检索到。然而，如图6所示，当第八逻辑地址LAN7未包括在第二映射表MPT2中时，操作S150中的检索会失败。

在操作S160和S170中，第一映射表MPT1和主映射表MMPT可以被顺序检索。在操作S160中，控制器200可以在第一映射表MPT1中检索请求地址。当请求地址不在第一映射表MPT1中时，可以执行操作S170。当请求地址在第一映射表MPT1中时，可以执行操作S180。

在操作S170中，控制器200可以在主映射表MMPT中检索请求地址。

在操作S180中，控制器200可以从在其内进行了成功检索的映射表中检测物理地址。已检测的物理地址可以被提供给半导体存储器件100。

根据本发明实施例，包括了请求地址的逻辑地址组是否在元信息中可以被检测到，以及第一映射表MPT1可以基于检测结果被选择性搜索。省略第一映射表MPT1中的搜索意味着减少了用于检索物理地址所用的时间。随着第一映射表MPT1的存储容量增加，通过省略第一映射表MPT1中的检索，所用时间可以大大减少。相应地，存储系统10的操作速度可以得到改善。

图11是说明图1的存储系统10的实施例2000的框图。

参考图11，存储系统2000可以包括半导体存储器件100和控制器2200。

半导体存储器件100可以具有与参照图1所描述的半导体存储器件相同的结构和操作。在下文中，重复性描述被省略。

控制器2200可以被连接至主机和半导体存储器100。控制器2200包括RAM 2210、处理单元2220、主机接口单元2230、存储接口单元2240和纠错单元2250。

RAM 2210可以被用作处理单元2220的操作存储器、半导体存储器100与主机之间的高速缓冲存储器、半导体存储器件100与主机之间的缓冲存储器之中的至少一种。处理单元2220可以控制控制器2200的各种操作。处理单元2220和RAM 2210可以执行参照图1所描述的FTL 220的功能。例如，用于执行FTL 220的功能的程序代码可以被存储在半导体存储器件100中并且被载入RAM 2210，以及处理单元2220可以通过执行已载入RAM 2210中的程序代码来执行FTL 220的功能。例如，处理单元2220可以通过驱动固件来执行FTL 220的功能。

主机接口单元2230可以包括用于执行主机和控制器2200之间的数据交换的协议。作为实施例，控制器2200可以被配置为通过各种协议中的至少一种与主机通信，例如通用串行总线(USB)协议、多媒体卡(MMC)协议、并行组件互连(PCI)协议、PCI-express(PCI-E)、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等。

存储接口单元2240可以与半导体存储器件100对接。例如，存储接口单元2240可以是NAND接口单元或NOR接口单元。

纠错单元2250可以被配置为使用错误校正码(ECC)来检测和纠正从半导体存储器件100接收到的数据的错误。

控制器2200和半导体存储器件100可以被集成为单一半导体器件。作为实施例，控制器2200和半导体存储器件100可以通过被集成到单一半导体器件而配置成存储卡。例如，控制器2200和半导体存储器件100可以配置成存储卡，诸如PC卡(个人计算机存储卡国际协可以PCMCIA)、微型快闪(CF)存储卡、智能媒介(SM)卡(SMC)、记忆棒、多媒体卡(MMS、RS-MMC、MMCmicro)、安全数字(SD)卡(SD、miniSD、microSD、SDHC)、通用闪存储存(UFS)器件等。

控制器2200和半导体存储器件100可以通过被集成到单一半导体器件而配置成固态硬盘(SSD)。SSD可以包括被配置以在半导体存储器中存储数据的储存器件。当存储系统2000用作SSD时，连接到存储系统2000的主机的操作速度可以明显提升。

另一个实施例，存储系统2000被提供作为诸如计算机、超便携个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络书写板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、掌上游戏机、导航仪、黑匣子、数字照相机、3D电视、数字录音机、数字音频播放器、数字图像记录仪、信息无线收发器件等的电子器件的各种部件中的一种，配置家庭网络的电子器件中的一种，配置计算机网络的电子器件中的一种，配置远程信息处理网络的电子器件中的一种，无线射频识别(RFID)装置，或配置计算机系统的各种部件中的一种。

作为典型实施例，半导体存储器件100或存储系统2000以不同封装方式被封装。例如，半导体存储器件100或存储系统2000可以以下列方式被封装和安装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件的晶粒、晶元形式的晶粒、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量方型扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、圆片级制备封装(WFP)、或晶圆级堆叠处理封装(WSP)等。

根据本发明实施例，元信息中是否包括有具有请求地址的逻辑地址组可以被检测到，以及第一映射表可以基于检测结果而被选择性搜索。相应地，可以提供具有改进操作速度的存储系统。

根据本发明实施例，提供具有改进操作速度的存储系统及其操作方法。

上述本发明的精神已经参考示例性实施例进行详细说明，但应该指出的是，实施例是仅用于描述而非用于限制本发明的范围。因此，本领域技术人员将会明白，可以进行各种在形式和细节上的变化而不脱离本发明所附权利要求所定义的精神和范围。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种操作存储系统的方法，所述存储系统包括半导体存储器件，所述半导体存储器件包括具有多电平单元的第一存储块，所述方法包括：

储存第一映射表，所述第一映射表包括指定了所述第一存储块的页的第一物理地址与多个逻辑地址中第一逻辑地址之间的映射关系，其中所述多个逻辑地址作为请求地址从主机处接收，并且被划分为多个逻辑地址组；

将所述多个逻辑地址组之中的具有所述第一逻辑地址的第一逻辑地址组储存作为元信息；

在所述多个逻辑地址组之中确定具有所述请求地址的第二逻辑地址组；以及

检测所述元信息的所述第一逻辑地址组中是否有所述第二逻辑地址组，以及基于检测结果在所述第一映射表中检索所述请求地址。

技术方案2.根据技术方案1所述的操作存储系统的方法，其中，检索所述请求地址包括：当所述第二逻辑地址组在所述元信息的所述第一逻辑地址组中时，在所述第一映射表中检索所述请求地址。

技术方案3.根据技术方案1所述的操作存储系统的方法，其中，所述半导体存储器件进一步包括具有单电平单元的第二存储块。

技术方案4.根据技术方案3所述的操作存储系统的方法，进一步包括：

储存第二映射表，所述第二映射表包括指定所述第二存储块的页的第二物理地址与所述多个逻辑地址中的第二逻辑地址之间的映射关系。

技术方案5.根据技术方案4所述的操作存储系统的方法，进一步包括：

当所述第二逻辑地址组不在所述元信息的所述第一逻辑地址组中时，在所述第二映射表中检索所述请求地址。

技术方案6.根据技术方案5所述的操作存储系统的方法，进一步包括：

储存第三映射表，所述第三映射表包括所述多个逻辑地址与第三物理地址之间的映射关系，

其中所述第三物理地址指定所述第一存储块和所述第二存储块的页。

技术方案7.根据技术方案6所述的操作存储系统的方法，进一步包括：

当所述请求地址在所述第二映射表的所述第二逻辑地址中时，从所述第二映射表中检测与所述请求地址相应的物理地址；以及

当所述请求地址不在所述第二映射表的所述第二逻辑地址中时，在所述第三映射表中检索所述请求地址。

技术方案8.根据技术方案7所述的操作存储系统的方法，进一步包括：

从所述第三映射表中检测与所述请求地址相应的物理地址。

技术方案9.一种存储系统，包括：

半导体存储器件，包括具有多电平单元的第一存储块和具有单电平单元的第二存储块；以及

控制器，适用于基于多个逻辑地址控制所述半导体存储器件，其中所述多个逻辑地址作为请求地址从主机处接收，并且被划分为多个逻辑地址组，

其中所述控制器包括：

RAM，适用于储存第一映射表，所述第一映射表包括指定所述第一存储块的页的第一物理地址与所述多个逻辑地址中第一逻辑地址之间的映射关系；以及

闪存转换层，适用于将所述多个逻辑地址组之中的具有所述第一逻辑地址的第一逻辑地址组储存在所述RAM中作为元信息，以及

其中所述闪存转换层在所述多个逻辑地址组之中确定具有所述请求地址的第二逻辑地址组，以及当所述第二逻辑地址组在所述元信息的所述第一逻辑地址组中时，所述闪存转换层在所述第一映射表中检索所述请求地址。

技术方案10.根据技术方案9所述的存储系统，其中，所述RAM储存第二映射表，所述第二映射表包括指定所述第二存储块的页的第二物理地址与所述多个逻辑地址中的所述第二逻辑地址之间的映射关系。

技术方案11.根据技术方案10所述的存储系统，其中，当所述第二逻辑地址组不在所述元信息的所述第一逻辑地址组中时，所述闪存转换层在所述第二映射表中检索所述请求地址。

技术方案12.根据技术方案10所述的存储系统，其中，当从所述第一映射表中检测到所述请求地址时，所述闪存转换层从所述第一映射表中检测与所述请求地址相应的物理地址，以及当从所述第一映射表中未检测到所述请求地址时，所述闪存转换层在所述第二映射表中检索所述请求地址。

技术方案13.根据技术方案9所述的存储系统，其中，所述RAM储存第三映射表，所述第三映射表括所述多个逻辑地址与第三物理地址之间的映射关系，且所述第三物理地址指定所述第一存储块和所述第二存储块的页。

技术方案14.根据技术方案13所述的存储系统，其中，当所述第二逻辑地址组不在所述元信息的所述第一逻辑地址组中时，所述闪存转换层在所述第三映射表中检索所述请求地址。

技术方案15.根据技术方案13所述的存储系统，其中，当从所述第一映射表中检测到所述请求地址时，所述闪存转换层从所述第一映射表中检测与所述请求地址相应的物理地址；以及当从所述第一映射表中未检测到所述请求地址时，所述闪存转换层在所述第三映射表中检索所述请求地址。