单次可编程记忆体、电子系统、操作单次可编程记忆体方法及编程单次可编程记忆体方法

摘要

以标准CMOS逻辑工艺制作的接面二极管可作为单次可编程(OTP)元件的编程选择器，此OTP元件例如为电性熔丝。此电性熔丝的至少一部分具有至少一扩展区以加速编程。编程选择器可为至少一二极管或一MOS，其可以由MOS通道或源极/漏极二极管导通。OTP元件可有至少一OTP元素耦接至一记忆体单元中的至少一二极管。本发明也揭露编程此电性熔丝的方法。藉由维持编程电流低于一临界电流，可有利达成稳定编程。依据另一实施例，可编程电阻元素也可使用至少一MOS组件作为编程选择器，或藉由导通MOS的源极/漏极二极管或是MOS通道而读取。

说明书

技术领域

本发明涉及一种可编程记忆体元件，特别涉及一种用于记忆体阵列的可编程电阻元件。

背景技术

可编程电阻元件通常是指元件的电阻状态可在编程后改变。电阻状态可以由电阻值来决定。例如，电阻性元件可以是单次可编程(One-Time Programmable,OTP)元素(如电性熔丝)，而编程方法可以施用高电压，来产生高电流通过OTP元素。当高电流藉由将编程选择器导通而流过OTP元素，OTP元素将被烧成高或低电阻状态(取决于是熔丝或反熔丝)而加以编程。

电性熔丝是一种常见的OTP，而这种可编程电阻元件，可由一段内连接，例如多晶硅、硅化多晶硅、硅化物、金属、金属合金或它们的组合。金属可以是铝、铜或其他过渡金属。其中最常用的电性熔丝是由硅化多晶硅制成的CMOS栅极，用来作为内连接(interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。

可编程电阻元件可以是可逆的电阻元件，可以重复编程且可逆编程成数字逻辑值“0”或“1”。可编程电阻元件可从相变材料来制造，如锗(Ge)、锑(Sb)、碲(Te)的组成Ge2Sb2Te5(GST-225)或包括成分铟(In)，锡(Sn)或硒(Se)的GeSbTe类材料。另一种相变材料包含硫族化物材料，如AglnSbTe。经由高电压短脉冲或低电压长脉冲，相变材料可被编程成非晶体态高电阻状态或结晶态低电阻状态。

另一种可逆电阻元件为一种称为电阻式随机存取记忆体(RRAM)的记忆体，其起初为绝缘介电质，后可经由细丝化、缺陷或是金属迁移而导通。介电质可为过渡金属氧化物，如NiO或TiO₂；或为钙钛矿材料，如Sr(Zr)TiO₃或PCMO；或为电荷转移配合物，如CuTCNQ；或为有机施体－受体系统，如Al>2/TiN)，氮化钛/氧化锌/铂(TiN/ZnO/Pt)，或是钨/氮化钛/二氧化硅/硅(W/TiN/SiO₂/Si)制成。该电阻状态可逆性的改变是经由电压或电流脉冲的极性、强度、及持续时间，以产生或消灭导电细丝。另一种类似电阻式随机存取记忆体(RRAM)的可编程电阻元件，就是导电桥随机存取记忆体(CBRAM)。此记忆体是基于电化学沉积和移除在金属或金属合金电极之间的固态电解质薄膜里的金属离子。电极可以是一个可氧化阳极和惰性阴极，而且电解质可以是掺银或铜的硫系玻璃如硒化锗(GeSe)或硒化硫(GeS)等。该电阻状态可逆性的改变是经由电压或电流脉冲的极性、强度、及持续时间，以产生或消灭导电桥。此外可编程电阻元件也可为磁记忆体(MRAM)，由多层磁性层制作的磁性隧道接面(MTJ)构成。在自旋转移矩(Spin>

一种传统的可编程电阻记忆存储单元如图1所示。存储单元10包含电阻元件11和N型金氧半导体晶体管(NMOS)编程选择器12。电阻元件11一端耦合到NMOS的漏极(drain)，另一端耦合到正电压V+。NMOS 12的栅极耦合到选择信号SEL，源极耦合到负电压V-。当高电压加在V+而低电压加在V-时，经由提高编程选择信号SEL来打开NMOS 12，电阻元件10则可被编程。图2显示另一种可编程电阻记忆存储单元20’，其具有一耦接至二极管22’的一可编程电阻元素21’。此二极管22’的阴极可以切换至低电位以导通二极管22’，进而进行编程。

图3和4所示为一些从内连接(Interconnect)制作成的电性熔丝元素80和84的实施例。电阻元素有三个部分：阳极，阴极，和本体。阳极和阴极提供电阻元件的连接到其他部分的电路，使电流可以从阳极流动通过本体到阴极。本体的宽度决定了电流密度，进而决定编程电流的电迁移临界值。图3显示了一种传统的电性熔丝元素80，包含阳极81，阴极82，和本体83。这实施例有一大型而对称的阳极和阴极。图4显示了另一种传统的电性熔丝元件84，包含阳极85，阴极86，和本体87。图3和4里的熔丝元件81和85是相对比较大的结构，这使得它们不适合一些应用。

发明内容

本发明的可编程电阻元件单元将使用接面二极管作为编程选择器的范例说明实施例。此可编程电阻元件单元可使用CMOS逻辑工艺以降低单元尺寸及成本。

依据一实施例，一可编程电阻元件及记忆体可用P+/N阱二极管作为编程选择器，其中二极管的P及N端为在N阱的P+及N+主动区。此P+及N+主动区也可以作为PMOS或是NMOS的源极或是漏极。同样的N阱较佳者可为在标准CMOS逻辑工艺中崁入PMOS的阱。藉由在标准CMOS工艺中使用P+/N阱二极管，可降低单元尺寸，且不需任何特别工艺或光掩膜。接面二极管可在主体CMOS的N阱或是P阱制作，或是由在SOI CMOS、主体(bulk)FinFET或是SOIFinFET(或类似技术)中的隔离主动区制作。因此成本可大幅降低，以有利于多种用途(如嵌入式应用)。

依据一实施例，接面二极管可由标准CMOS逻辑工艺建立且作为单次可编程元件的编程选择器。此单次可编程元件可为电性熔丝(包括、内连结、局部内连结、接点/层间接点反熔丝、或栅极氧化物崩溃反熔丝等)。可编程电阻元素可具有散热件以散热或是加热件以加热，进而辅助可编程电阻元素的编程。若可编程电阻元素为电性熔丝，此电性熔丝可具有扩展区以辅助可编程电阻元素的编程。若可编程电阻元素为金属熔丝，在编程路径可制作至少一接点及/或多个层间接点(可使用一或多个跨接)，以产生更多焦耳热并辅助编程。此跨接为导电性并可由金属、金属栅极、局部内连接、多晶硅金属制成。OTP元件可具有在记忆体阵列中耦接到至少一二极管的至少一OTP元素。二极管可由在CMOS的N阱中的P+及N+主动区制作，或是具有作为P及N端的隔离主动区。OTP元素可为多晶硅、金属硅化多晶硅、金属硅化物、多晶硅金属、金属、金属合金、局部内连接、热隔离主动区、CMOS栅极、CMOS金属栅极或上述组合。

本发明可以不同实施方式实现，包含方法、系统、元件或是装置(包含使用者图形界面及电脑可读取媒介)。本发明的数个实施例叙述如下。

对于可编程电阻元件(programmable resistive device,PRD)记忆体的一实施例，其包含至少多个PRD单元，至少一PRD单元包含至少一PRD元素耦接至一第一电压源线，及一编程选择器耦接至此PRD元素及一第二电压源线。此PRD元素的至少一部分包含至少一散热件、加热件或是扩展区以辅助编程。散热件为建立在PRD元素内部或邻近PRD元素以提升散热效果。加热件可为在电流路径的任何高电阻值材料以使PRD元素的温度可升高。加热件可包含作为跨接的多个内连接及/或多个接点或层间接点。扩展区为在PRD内的一区域，且有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线，此PRD元素可编程至不同的逻辑状态。

依据一实施例的电子系统包含至少一处理器及一PRD记忆体操作性连接至此处理器。此PRD记忆体包含多个PRD单元。至少一PRD单元包含一PRD元素，操作性耦接到一第一电压源线，及一编程选择器耦合至此PRD元素及一第二电压源线。此PRD元素操作性耦接至至少一散热件、加热件或是一扩展区以辅助编程。散热件为建立在PRD元素内部或邻近PRD元素以提升散热效果。加热件可为在电流路径的任何高电阻值材料以使PRD元素的温度可升高。加热件可包含作为跨接的多个内连接及/或多个接点或层间接点。扩展区为在PRD内的一区域，且有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线，此PRD元素可编程至不同的逻辑状态。

依据一实施例，PRD记忆体的操作方法包含下列步骤：提供多数PRD单元，至少一PRD单元至少包含：(i)一PRD元素，操作性耦接到一第一电压源线；(ii)一编程选择器耦合至此PRD元素及一第二电压源线；且(iii)此PRD元素操作性耦接至至少一散热件、加热件或是一扩展区以辅助编程。散热件为建立在PRD元素内部或邻近PRD元素以提升散热效果。加热件可为在电流路径的任何高电阻值材料以使PRD元素的温度可升高。加热件可包含作为跨接的多个内连接及/或多个接点或层间接点。扩展区为在PRD内的一区域，且有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线，此PRD元素可编程至不同的逻辑状态。

依据一实施例，OTP记忆体包含多个OTP单元。至少一OTP单元至少包含：一OTP元素包含操作性耦接到一第一电压源线的至少一电性熔丝；及一编程选择器耦合至此OTP元素及一第二电压源线。此电性熔丝的至少一部分具有一扩展区，有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线，此扩展区有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线及导通此编程选择器，此OTP元素可编程至不同的逻辑状态。

依据本发明一实施例，一电子系统包含：至少一处理器及一OTP记忆体操作性连接至此处理器。此OTP记忆体包含多个OTP单元。至少一OTP单元包含一OTP元素，此OTP元素包含操作性耦接到一第一电压源线的一电性熔丝，及一编程选择器耦合至此OTP元素及一第二电压源线。此电性熔丝的至少一部分包含一扩展区，此扩展区有减量电流或是没有电流流过。经由施加电压到第一及第二电压源线及导通此编程选择器，此OTP元素可编程至不同的逻辑状态。

依据本发明一实施例，一操作OTP记忆体的操作方法包含下列步骤：提供多数OTP单元，至少一OTP单元至少包含：(i)一OTP元素包含操作性耦接到一第一电压源线的至少一电性熔丝；(ii)一编程选择器耦合至此OTP元素及一第二电压源线；且(iii)此电性熔丝的至少一部分包含一扩展区，此扩展区有减量电流或是没有电流流过；及经由施加电压到第一及第二电压源线及导通此编程选择器，此OTP元素可单次编程至不同的逻辑状态。

依据本发明一实施例，一种可编程电阻元件(PRD)记忆体包含:多数可编程电阻元件单元，至少一可编程电阻元件单元包含：至少一可编程电阻元素(PRE)耦接至一第一电压源线，及至少一金属氧化物半导体(MOS)元件具有耦接至该可编程电阻元素的源极，耦接至一漏极的一主体，该漏极耦接至一第二电压源线，及耦接至第三电压源线的一栅极，其中经由施加电压至该第一、第二及/或第三电压源线，可导通MOS的源极接面二极管或是MOS的通道以编程该可编程电阻元素至不同逻辑状态。

依据本发明一实施例，一种电子系统，包含：一处理器；及一单次可编程(OTP)记忆体操作性连接到该处理器，该单次可编程记忆体包含：多个单次可编程电阻元件(PRD)单元，至少一单次可编程单元包含:一单次可编程元素(PRE)耦接至一第一电压源线；及至少一金属氧化物半导体(MOS)元件具有耦接至该可编程电阻元素的源极，耦接至一漏极的一主体，该漏极耦接到一第二电压源线，及耦接至第三电压源线的一栅极；其中经由施加电压至该第一、第二及/或第三电压源线，可导通MOS的源极接面二极管或是MOS的通道以编程该可编程电阻元素至不同逻辑状态；经由施加电压至该第一、第二及/或第三电压源线导通MOS的源极接面二极管或是MOS的通道以读取该可编程电阻元素的阻值为一逻辑状态。

依据本发明一实施例，一种操作可编程电阻元件(PRD)记忆体的方法，包含：提供多数的可编程电阻元件(PRD)单元，至少一可编程电阻元件单元包含(i)一可编程电阻元素耦合到一第一电压源线；及(ii)至少一MOS元件作为编程选择器，具有一源极耦合到可编程电阻元素，一主体耦合到一漏极，该漏极耦合到一第二电压源线，及一栅极耦合到一第三电压源线；经由施加电压至该第一、第二及/或第三电压源线，可导通MOS的源极接面二极管或是MOS的通道以编程该至少一可编程电阻元件单元；及经由施加电压至该第一、第二及/或第三电压源线，可导通MOS的源极接面二极管或是MOS的通道以感测流经该至少一可编程电阻元件单元的电流。

附图说明

本发明将配合下列图示进行详细说明，类似的元件是以相似的图号标示，该些图示为：

图1显示一现有可编程电阻记忆体单元。

图2显示另一现有可编程电阻记忆体单元，且使用二极管作为编程选择器。

图3,4分别显示由内连接作为电性熔丝的范例；

图5(a)显示使用接面二极管的记忆体单元的方框图。

图5(a1)所示为一实例电性熔丝编程过程IV曲线特性。

图5(b)显示了另一接面二极管实施例的一截面图，其当做编程选择器并以STI隔离。

图5(c)显示了另一接面二极管实施例的一截面图，其当做编程选择器并以假CMOS栅极隔离。

图5(d)显示了另一接面二极管实施例的一截面图，其当做编程选择器并以SBL隔离。

图6(a)所示另一实施例的横截面，其中接面二极管被当编程选择器，并采用在绝缘硅基体(SOI)技术的假CMOS栅极隔离。

图6(a1)显示一接面二极管的俯视图，此接面二极管被当编程选择器，并采用绝缘硅基体(SOI)或类似技术的假CMOS栅极做隔离。

图6(a2)为一可编程电阻单元的俯视图，此可编程电阻单元具有一电阻元素及作为编程选择器的二极管，且二极管在隔离主动区以整件方式形成，而二极管两端以假栅极隔离。

图6(a3)为一肖特基二极管的俯视图，此二极管具有STI隔离及作为编程选择器。

图6(a4)显示本发明一实施例的肖特基二极管的俯视图，此二极管具有CMOS栅极隔离及作为编程选择器。

图6(a5)显示本发明一实施例的肖特基二极管的俯视图，此二极管具有SBL隔离及作为编程选择器。

图6(b)显示接面二极管实施例的一立体图，该接面二极管为使用翅式场效应晶体管(FinFET)技术的假CMOS栅极做隔离的编程选择器。

图6(c1)显示以PMOS作为二极管(或是MOS)，以提供编程或读取选择器的实施例。

图6(c2)显示在图6(c1)的单元剖视图，以显示使用PMOS作为二极管编程选择器或是MOS读取选择器的编程/选择路径示意图。

图6(c3)进一步显示如图6(c1)所示的可编程电阻单元的操作状态，该单元为使用PMOS作为二极管编程/读取选择器。

图6(c4)进一步显示图如6(c1)所示的可编程电阻单元的操作状态，该单元为使用PMOS作为MOS编程/读取选择器。

图6(d1)显示在热隔离基体上制作的可编程电阻元件单元示意图，该可编程电阻元件单元使用编程选择器的假栅极作为PRD元素。

图6(d2)显示在热隔离基体上制作的可编程电阻元件单元示意图，该可编程电阻元件单元使用编程选择器的MOS栅极作为PRD元素。

图7(a1)显示一电性熔丝元素的俯视图，此电性熔丝元素使用导热但电绝缘的散热件以耦接至阳极。

图7(a2)显示一电性熔丝元素的俯视图，此电性熔丝元素使用于主体下且接近阳极的一薄氧化物作为散热件。

图7(a3a)显示一电性熔丝元素的俯视图，此电性熔丝元素使用于阳极下的一薄氧化物区作为散热件。

图7(a3b)显示一电性熔丝元素的俯视图，此电性熔丝元素使用接近阳极的一薄氧化物区作为散热件。

图7(a3c)显示一电性熔丝元素的俯视图，此电性熔丝元素使用扩展阳极的作为散热件。

图7(a3d)显示一电性熔丝元素的俯视图，此电性熔丝元素使用一高电阻区域作为加热件。

图7(a3e)显示一电性熔丝元素的俯视图，此电性熔丝元素具有在阴极的一扩展区。

图7(a3f)显示一电性熔丝元素的俯视图，此电性熔丝元素具有在阴极的一扩展区，且在阳极具有无边界接点。

图7(a3g)显示一电性熔丝元素的俯视图，此电性熔丝元素具有在阴极的一扩展区，且在阳极的共用接点。

图7(a4)显示一电性熔丝元素的俯视图，此电性熔丝元素具有至少一凹口。

图7(a5)显示一电性熔丝元素的俯视图，此电性熔丝元素具有部分NMOS金属栅极及部分PMOS金属栅极。

图7(b)显示依据一电性熔丝单元的俯视图，此电性熔丝单元具有一P+/N阱二极管及一毗连接点。

图7(c)显示依据一可编程电阻单元的俯视图，此可编程电阻单元耦接至一接面二极管，此二极管具有一假CMOS栅极以作为P+及N+的隔离。

图8为一实例的处理器系统。

具体实施方式

本发明的实施例系有关于使用P+/N阱接面二极管作为编程选择器的可编程电阻元件。此二极管可包含在一N阱区的P+及N+主动区。藉由标准的CMOS工艺可轻易制作在N阱区的P+及N+主动区﹐本发明的可编程电阻元件可有效制作且降低成本。对于标准的SOI、FinFET或类似技术﹐隔离主动区可制作编程选择器二极管或是可编程电阻元素。此可编程电阻元件亦可以包含在一电子系统内。

在一或多个实施例中﹐接面二极管可用标准CMOS工艺制作﹐且作为单次可编程(One-Time Programmable,OTP)元件。单次可编程元件可包含电性熔丝作为可编程元件。电性熔丝的范例包含内连接(interconnect)熔丝、局部内连接(local interconnect)熔丝、接点/层间接点熔丝、接点/层间接点反熔丝或栅极氧化物崩溃反熔丝。在一可编程电阻元件(programmable resistive device,PRD)中可包含散热件、加热件、或扩展区以辅助编程。散热件包含至少一导体﹐接近PRD元素或位于其内以散热。加热件可包含在电流路径的一高电阻值材料以产生热。内连接、局部内连接、硅、多晶硅、金属、导体、单一或多个接点或是层间接点都可作为加热件。扩展区域为在PRD元素中没有电流会流过或是减量电流流过的区域。若电性熔丝系使用金属熔丝﹐在编程路径可制作至少一接触点及/或多个层间接点(可使用多个跨接)以经由焦耳效应产生热量作为编程。跨接(jumper)为导电性且可由金属、金属栅极、内连接或是局部内连接形成。在记忆体单元中﹐OTP元件包含至少一OTP元素﹐其藕接到至少一二极管。二极管可由在CMOS阱内的P+及N+主动区制作﹐或是制作于隔离式主动区(作为二极管P/N端)。OTP元素可为多晶硅、金属硅化多晶硅、金属硅化物、多晶硅金属、金属、金属合金、局部内连接、热隔离主动区、CMOS栅极或其组合。

下面将配合图示说明本发明实施例﹐然对此技术熟知者应知本案范围不限于说明的实施例。

图5(a)显示使用接面二极管的记忆体单元30的方框图。此记忆体单元30包含电阻元件30a及一接面二极管30b。电阻元件30a耦接到接面二极管30b的阳极及高电压V+；二极管30b的阴极则耦接到低电压V-。依据一实施例﹐记忆体单元30为熔丝单元﹐其具有电阻元件30a以作为电性熔丝。接面二极管30b作为编程选择器，其可用标准CMOS工艺的P+/N阱制成，且使用P型基材、或在SOI的隔离主动区，或是使用FinFET技术。作为阳极及阴极的P+及N+主动区即为CMOS元件的源极及漏极。N阱即为崁入PMOS元件的CMOS阱；再者，接面二极管也可由N+/P阱制成或是使用N型基材的CMOS工艺制作。电阻元件30a及接面二极管30b在电压源V+及V-之间位置也可互换。在电压源V+及V-之间以适当时间施加适当电压，电阻元件30a可依据电压大小及时间编程为高电阻或低电阻状态，使记忆体单元30可编程为储存数据(例如一位元资料)。二极管的P+和N+主动区可以使用假CMOS栅极，浅沟槽隔离(STI)，局部氧化(LOCOS)，或硅化物阻挡层(SBL)来隔离。

图5(a1)所示为一实例电性熔丝编程过程的IV特性曲线。其IV曲线所展示的为电性熔丝施以一电压源为X轴参数，其所对应的响应电流为Y轴参数。当电流非常低时，曲线的斜率为初始电阻的倒数。当电流增加时，由于焦耳热的缘故，电阻也跟着增加；假设温度系数是正的，可以看见曲线开始朝着X轴弯曲。在过了临界电流(Icrit)的时候，由于破裂、分解或熔化，电子熔丝的电阻开始急剧变化甚至变成负值。传统的电性熔丝编程方法是操作高于Icrit的电流，其物理模式像是爆炸，因此所得到的电阻是完全不可预期的。另一方面，假设操作电流低于Icrit，其写入机制就仅为电迁移(electeomigration)方式。由于是电迁移的关系，写入行为变得是易于控制且具确定性。电性熔丝可以多次接受脉冲方式进行编程，并且电阻是渐进式的随脉冲施加而变化，直至符合要求的高电阻值可达成且被侦测为止。依据上述方式编程的电性熔丝，其编程后良率可为百分之百，且良率可以由编程前的制作缺陷所决定。图5(a1)所示的IV特性曲线亦可以用于具有至少一OTP元素及一选择器的OTP单元。再者，由上述方式编程的电性熔丝的编程状态(是否有编程)，无法由光学显微镜或是扫描式电子显微镜(SEM)看得出来。

本发明提供一种编程电性熔丝的可靠方法，包含下列步骤：(a)使用一低编程电压起始编程一OTP记忆体的一部分，逐渐增加编程电压直至所有OTP单元可被编程且读取确认，此电压即被标示为编程电压下限；(b)持续增加编程电压以编程OTP单元的相同部分直到至少一OTP单元(不管是否已经编程)已被读取确认失败，此电压即被标示为编程电压上限。此外，即可调整编程时间以重复上述步骤(a)及(b)直至下限、上限或一编程区间(上限及下限之间的电压范围)符合一标准值为止。电性熔丝的一可靠编程区间示于图5(a1)。在界定编程区间后，其他的OTP单元可以在下限及上限间的电压加以编程，且以一或多次电压或电流脉冲方式。

本发明提供一种单元电流量测方式，包含下列步骤：(a)在编程模式，施加一电压至一编程接脚VDDP，此电压足够低以不编程OTP单元；(b)避免VDDP提供电流至非为OTP记忆体阵列的OTP电路；(c)开启(导通)待量测OTP单元的选择器；(d)量测流经VDDP的电流以作为被选择OTP单元的单元电流。此方法可应用于被编程或未编程的OTP单元。此方法亦可作为判断OTP单元是否被编程的准则，只要使用代表已编程的最大单元电流及代表未编程的最小单元电流，以决定在界定特性时编程电压的上下限。

电性熔丝单元可以作为说明关键实现概念的范例。图5(b)显示二极管32的横截面，在可编程电阻元件里使用浅沟槽隔离的P+/N阱二极管做为编程选择器。分别构成二极管32的P和N终端的P+主动区33和N+主动区37就是在标准CMOS逻辑工艺里的PMOS和NMOS的源极或漏极。N+主动区37被耦合到N阱34，此N阱在标准CMOS逻辑工艺里嵌入PMOS。浅沟槽隔离36隔离不同元件的主动区。电阻元件(没有显示在图5(b))，如电性熔丝，可以一端耦合到P+主动区33而另一端耦合到高电压电源V+。为了编程这种可编程电阻式元件，高电压加在V+，低电压或接地电位施加到N+主动区37。因此，高电流通过熔丝元件和二极管32来编程电阻元件。

图5(c)显示了另一接面二极管32’实施例的一截面图，其当做编程选择器并以假CMOS栅极39’隔离。浅沟槽隔离36'提供其他主动区的隔离。主动区31'系以浅沟槽隔离36'来加以定义。这里的N+和P+主动区37'和33'进一步分别由假CMOS栅极39'、P+植入层38'和N+植入层(P+植入层38'的互补)混合来加以定义，构成二极管32'的N和P端。假MOS栅极39'为标准CMOS工艺制作的CMOS栅极。假MOS栅极39'的宽度可选择为CMOS栅极的最小宽度，且可小于两倍的宽度。假MOS栅极39'也可以具有较厚的栅极氧化层用于输出入端的晶体管。该二极管32’被制作成类似PMOS的元件，且包含了37'、39'、33'及34'作为源极、栅极、漏极和N阱；然而源极37’上覆盖有N+植入层，而非真正的PMOS所覆盖的P+植入层38'。假MOS栅极39'最好是偏压在一固定的电压，或是藕接到N+主动区37'，其目的为在制作过程中当作P+主动区33'和N+主动区37'之间的隔离。N+主动区37'被耦合到N阱34'，此阱在标准CMOS逻辑工艺里是嵌入PMOS的本体。P基体35'是P型硅的基体。电阻元件(图5(c)中没有显示)，如电性熔丝，可以一端被耦合到P+区33'而另一端被耦合到一高电压电源V+。为了编程这种可编程电阻元件，高电压施加在V+，而低电压或接地到N+主动区37'。因此，高电流流过熔丝元件与二极管32’来编程电阻元件。这实施例有比较小的小尺寸和低电阻。

图5(d)所示另一实施例的横截面，其中接面二极管32”以硅化物阻挡层(SBL)39”隔离并作为编程选择器。图5(d)类似图5(c)，然而在图5(c)里的假CMOS栅极39’被图5(d)里的硅化物阻挡层39“所取代，以阻止硅化物生长在主动区31“的顶部。如果没有假CMOS栅极或硅化物阻挡层，N+和P+主动区将由主动区域31“表面的金属硅化物而被短路。

图6(a)所示另一实施例的横截面，其中接面二极管32”被当编程选择器，并采用绝缘硅基体(SOI)、FinFET或其他类似的技术。在SOI技术中，基体35”是如二氧化硅或类似材料的绝缘体，此绝缘体有薄层硅阱生长在顶部。所有NMOS和PMOS都在硅阱里，由二氧化硅或类似的材料隔离彼此和基体35”。一主动区31”经由假CMOS栅极39”、P+植入层38”和N+植入层(P+植入层38”的互补)的混合分为N+主动区37”、P+主动区33”和本体34”。此N+主动区37”和P+主动区33”分别构成接面二极管32”的N端和P端。N+主动区37”及P+主动区33”可以分别和标准CMOS逻辑工艺里NMOS和PMOS的源极或漏极相同。同样，假CMOS栅极39”可以和标准CMOS工艺建构的CMOS栅极相同。假MOS栅极39”可以偏压在一固定的电压，其目的为在制作过程中当作P+主动区33”和N+主动区37”之间的隔离。假MOS栅极39”的宽度可变化，但依据实施例可接近CMOS栅极的最小栅极宽度，且可小于两倍的最小栅极宽度。假MOS栅极39”也可有较厚栅极氧化层以承受较高电压。N+主动区37”被耦合到低电压V-。电阻元件(图6(a)中没有显示)，如电性熔丝，可以一端被耦合到P+主动区33”而另一端被耦合到高电压电源V+。为了编程这种电性熔丝存储单元，高和低电压分别施加在V+和V-，导通电流流过熔丝元件与接面二极管32”来编程电阻元件。CMOS隔离技术的其他实施例，如浅沟槽隔离(STI)，假CMOS栅极，或硅化物阻挡层(SBL)可在一至四边或任何一边，这可以很容易应用到相应的CMOS SOI技术。

图6(a1)显示一接面二极管832的俯视图，其相对应图6(a)的剖面图。此接面二极管832被当编程选择器，并采用绝缘硅基体(SOI)、FinFET或其他类似的技术以自绝缘主动区制成。主动区831经由假CMOS栅极839、P+植入层838和N+植入层(P+植入层838的互补)的混合分为N+主动区837、P+主动区833和本体(在假CMOS栅极839的下)。

图6(a2)为一熔丝元件932的俯视图，此熔丝元件932由一熔丝元素931-2、一二极管931-1及一接触区931-3制成；该二极管931-1作为编程选择器且在隔离主动区以整件(one piece)方式形成。该主动区931-1、931-2、931-3都是在相同结构上建构的隔离主动区，以作为熔丝元件932的二极管、熔丝元素及接触区。隔离主动区931-1被假CMOS栅极939分成区域933和937，且该些区分别被P+植入层938和N+植入层(P+植入层938的互补)覆盖以作为二极管931-1的P端及N端。P+区933耦接到熔丝元素931-2，其更连接到接触区931-3。此接触区931-3及二极管931-1的阴极接点可经由一或多个接点耦接到V+及V-电源线。若在V+及V-分别施加高及低电压，有电流会流过熔丝元素931-2以使其编程至高电阻状态。依据一实施例，熔丝元素931-2可以全为N型或是P型。依据另一实施例，熔丝元素931-2可一半为P型一半为N型，使得熔丝元素931-2在读取时类似反向偏压的二极管。且在编程后顶端的金属硅化物会被空乏。若没有金属硅化物，则此熔丝元素931-2(为OTP元素)可以N/P或是P/N二极管方式制作，以在正向或是反向偏压时崩溃。在此实施例，OTP元素可以直接耦接至作为编程选择器的二极管且其间并无任何接点，藉此降低单元面积及成本。

如图6(a3)-(a5)所示，作为编程选择器的二极管可由标准CMOS工艺的肖特基(Schottky)二极管制作。肖特基二极管是一种金属－半导体接面二极管，而非一般由半导体P+及N+掺杂所构成的接面二极管。肖特基二极管和接面二极管非常相似，且肖特基二极管的阳极系由金属连接至轻掺杂N或P型，而一般接面半导体的阳极系由金属连接至重掺杂N或P型。肖特基二极管的阳极可由任何金属制成，如铝、铜、金属合金或是金属硅化物。肖特基二极管的金属阳极可连接至N阱中N+主动区或是P阱中P+主动区为阴极。肖特基二极管可由本体CMOS或是SOI CMOS、平面或是FinFET CMOS制成。本领域人员可知本发明范围还包含不同工艺的肖特基二极管。

图6(a3)显示本发明一实施例的肖特基二极管530的俯视图。肖特基二极管530形成于一N阱(未图示)且具有主动区531(阴极)及主动区532(阳极)。主动区531被N+布植层533覆盖且具有对外连接的接点535。主动区532未被N+或是P+布植层覆盖，使其掺杂浓度与N阱的掺杂浓度大体相同。主动区532上有一金属硅化物层以与硅产生肖特基能障，且进一步经由阳极接点536连接到金属538。一P+布植层534可覆盖主动区532以降低漏电流。在其他实施例，此P+布植层534可以省略。

图6(a4)显示本发明一实施例的肖特基二极管530’的俯视图。肖特基二极管530’形成于一N阱(未图示)且具有主动区531’以崁入二极管的阳极及阴极。主动区531’被假栅极539’分成一中央阳极及两个外侧阴极。阴极被N+布植层533’覆盖并具有对外连接的接点535’。中央阳极未被N+或是P+布植层覆盖，使其掺杂浓度与N阱的掺杂浓度大体相同。中央阳极上有一金属硅化物层以与硅产生肖特基能障，且进一步经由阳极接点536’连接到金属538’。一P+布植层534’可覆盖部分中央阳极以降低漏电。依据其他实施例，N+布植层533’及P+布植层534’的边界可落在阴极上。P+布植层534’在其他实施例可被省略。

图6(a5)显示本发明一实施例的肖特基二极管530”的俯视图。肖特基二极管530”形成于一N阱(未图示)且具有主动区531”以崁入二极管的阳极及阴极。主动区531”被硅化物阻挡层539”分成一中央阳极及两个外侧阴极。阴极被N+布植层533”覆盖并具有对外连接的接点535”。中央阳极未被N+或是P+布植层覆盖，使其掺杂浓度与N阱大体相同。中央阳极上有一金属硅化物层以与硅产生肖特基能障，且进一步经由阳极接点536”连接到金属538”。一P+布植层534”可覆盖中央阳极以降低漏电流。P+布植层534"在其他实施例可被省略。

图6(b)显示另一接面二极管45实施例的一截面图，该接面二极管45为使用翅式场效应晶体管(FinFET)技术的编程选择器。FinFET是指翅式(fin)为基本的多栅极晶体管。FinFET技术类似传统的CMOS，但是具有高而细的硅岛，其升高在硅基体上以作为CMOS元件的主体。其主体像传统CMOS，由多晶硅或非铝金属栅极分成源极，漏极和通道。主要的区别是在FinFET技术中，MOS元件的本体被提升到基板之上，岛状区高度的两倍即约为通道的宽度，然而电流的流动方向仍然是在平行于硅的表面。图6(b)显示FinFET技术的实施例，硅基体35是个磊晶层，建在类似SOI绝缘层或其他高电阻硅基体之上。硅基体35可以被蚀刻成几个高大的长方形岛状区31-1、31-2和31-3。经由适当的栅极氧化层成长，岛状区31-1、31-2及31-3可分别以MOS栅极39-1、39-2和39-3来覆盖升高的岛状区的两边及定义源极和漏极区。源极和漏极区形成于岛状区31-1、31-2及31-3，然后填充硅/硅锗，以形成延伸源极/漏极区域40-1,40-2，让合并的源极和漏极面积大到足以放下接点。延伸源极/漏极区域40-1,40-2可由多晶硅、多晶硅/硅锗、侧向磊晶硅锗或是选择磊晶成长(SEG)硅/硅锗制作。延伸源极/漏极区域40-1,40-2或是其他的隔离主动区可在岛状区旁边或是岛状区末端成长或是沉积。在图6(b)中，延伸源极/漏极区域40-1、40-2的填充区域只是用来说明及显露横截面，例如填充区域可以填充到岛状区31-1、31-2和31-3的最上方。在此实施例，主动区33-1,2,3和37-1,2,3分别被P+植入层38'和N+植入层(P+植入层38'的互补)覆盖来构成接面二极管45的P和N端，而不是像传统FinFET的PMOS全部被P+植入层38'覆盖。N+主动区37-1,2,3被耦合到低电压电源V-。电阻元素(图6(b)中没有显示)，如电性熔丝，一端被耦合到P+主动区33-1,2,3，另一端被耦合到高电压电源V+。为了编程这种电性熔丝，高和低电压分别施加在V+和V-上，以导通电流流过电阻元素与接面二极管45，进而编程电阻元件。CMOS主体技术隔离的其他实施例，如浅沟槽隔离(STI)、假CMOS栅极或硅化物阻挡层(SBL)，可以很容易应用到相应的FinFET技术。

图6(a)及图6(a1),图6(a2)及图6(b)分别显示在完全或部分隔离主动区制作二极管(作为编程选择器)或OTP元素的示意图。作为编程选择器的二极管可由如SOI或是FINFET的隔离主动区制成。隔离主动区可制作两端有P+及N+布植(作为二极管的两个终端)的二极管，此布植和CMOS元件的源极/漏极布植相同。此两个终端之间可用假CMOS栅极或是硅化物阻挡层(SBL)做隔离及避免短路。在SBL隔离，SBL层可和N+及P+布植区重迭，且N+及P+布植区彼此有一间隔。可藉由调整此间隔的宽度及掺杂位准来调整二极管的崩溃电压及漏电流。作为OTP元素的熔丝也可由隔离主动区制作。因为此OTP被热隔离，于编程中所产生的热难以排除，可有利于提高温度以加速编程。OTP元素可为完全N+或P+布植。若在主动区顶部有金属硅化物，此OTP元素可有部分N+布植、部分N+布植，使得OTP元素在读取时类似反向偏压的二极管。且在编程后顶端的金属硅化物会被空乏。若没有金属硅化物，则此OTP元素可有部分N+布植、部分N+布植，使得OTP元素在读取时类似将崩溃的二极管。在此两例中，OTP元素或二极管可在隔离主动区的相同结构中制作以节省面积。在SOI或FinFET SOI技术中，主动区可由二氧化硅或类似材料而与基体及其他主动区隔离。同样的，在FINFET主体技术中，在同一硅基体的翅结构制作的主动区在表面上彼此隔离，这些主动区可由延伸源极/漏极区域彼此耦接。

图6(c1)显示以PMOS作为二极管(或是MOS)，以提供编程或读取选择器的实施例。可编程电阻元件单元170具有可编程电阻元素171耦接至一PMOS 177。此PMOS 177的栅极耦接至一读取字元棒(WLRB)，漏极耦接至编程字元棒(WLPB)，源极耦接至可编程电阻元素171，而主体耦接至漏极。PMOS177的源极接面构造可使此PMOS 177在对于选定单元编程时，可如二极管般操作。而且PMOS 177的源极接面或通道构造可使此PMOS 177在对于读取操作时，可如二极管或MOS选择器般操作。

图6(c2)显示在图6(c1)的单元剖视图，以显示使用PMOS作为二极管编程选择器或是MOS读取选择器的编程/选择路径示意图。可编程电阻元件单元170’具有可编程电阻元素171’耦接至一PMOS，此PMOS具有源极172’、栅极173’、漏极174’、N阱176’及N阱接头175’。此PMOS具有现有CMOS数字或是类比技术难以寻见的特殊导通模式，亦即将漏极174’位准拉到极低电压(例如接地)以导通在源极172’的接面二极管，进而提供如虚线所示的编程。因为二极管的IV曲线依循指数法则而非MOS的平方法则，此种操作模式可提供更大电流以缩小单元尺寸及降低编程电压。此PMOS可在读取时导通以实现低电压读取。

图6(c3)及图6(c4)进一步显示图6(c1)及图6(c2)图示元件的操作状态，以说明特殊单元的创新性。图6(c3)显示由二极管的编程及读取状态。在编程时，选定单元的WLPB耦接至极低电压(例如接地)以导通源极接面二极管，而WLRB可耦接至VDDP(编程电压)或是接地。未选定单元的WLPB及WLRB可都耦接至VDDP。在读取时，选定单元的WLRB耦接至VDD核电压或是接地，而WLPB耦接至接地以导通图6(c1)所示PMOS 171的源极接面二极管。未选定单元的WLPB及WLRB都耦接到VDD。图6(c1)显示由MOS编程及读取的状态。此图所示的操作模式与图6(c3)所示者类似，除了选定单元的WLRB及WLPB在读取及编程时分别耦接到0伏及VDD/VDDP之外。因此PMOS可在编程或是读取时导通。此PMOS可以由传统PMOS方式布局，然其操作电压与现有PMOS极为不同。在其他实施例，也可以由二极管及/或MOS组合以进行编程或是读取，亦即在一实施例由二极管编程而由MOS读取。在另一实施例，对于不同资料以二极管及MOS在不同电流方向进行编程。在其他实施例，MOS可由较厚的氧化层(较核心元件厚)制作以承受较高电压。

图6(d1)显示在热隔离基体(如SOI或是多晶硅)上制作的可编程电阻元件(PRD)单元730示意图。热隔离基体的导热性差，可编程电阻元素(PRE)可与编程选择器的栅极共享而仍保有高编程效率。此单元730具有一PRE，其包含一主体731、阳极732及阴极733。PRE的主体731亦为假栅极二极管的栅极，此假栅极二极管具有主动区734、具有N+布植735及阴极接点737的阴极、及具有P+布植736及阳极接点738的阳极。此PRE的阴极由一金属739而耦接至假栅极二极管的阳极。

图6(d2)显示在热隔离基体(如SOI或是多晶硅)上制作的可编程电阻元件(PRD)单元730’示意图。热隔离基体的导热性极差，可编程电阻元素(PRE)可与编程选择器的栅极共享而仍保有高编程效率。此单元730’具有一PRE，其包含一主体731’、阳极732’及阴极733’。PRE的主体731’亦为MOS的栅极，此MOS具有主动区734’、具有被N+布植735’覆盖漏极接点737’的漏极、及具有被P+布植736’覆盖源极接点738’的源极。此PRE的阴极由一金属739’而耦接至MOS的源极接点738’。类似图6(c1)-(c4)的操作，可藉由导通MOS的源极接面二极管或晶体管的通道来编程或是读取此PRD单元730’。

在图6(d1)及图6(d2)所示的PRD单元730，730’仅为说明用途。热隔离基体可为SOI或是多晶硅基体。主动区可为硅、锗、硅锗、III V或是II VI半导体材料。PRE可为电性熔丝(包括反熔丝)、相变(PCM)薄膜、磁性穿透介面(MTJ)薄膜、电阻性记忆体(RRAM)薄膜等。PRE可与图7(a1),7(a3a)-(a3c)所示的散热件、图7(a2),7(a3d)所示的加热件或是图7(a3e)-7(a3g)所示的扩展区一起制作。编程选择器可为二极管或是MOS。MOS选择器可由导通一MOS通道或一源极接面而进行编程或是读取。本发明可有多种等校实施及组合，皆在本发明专利范围内。

图7(a1)显示一电性熔丝元素88”的俯视图。此电性熔丝元素88”使用导热但电绝缘的散热件以耦接至阳极。此电性熔丝元素88”例如可使用如图5(a)所示的电阻元素31a。此电性熔丝元素88”可包含一阳极89”、一阴极80”、一主体81”及一N+主动区83”。在P型基体的N+主动区83”系经由金属84”耦接至阳极89”。在此实施例中，N+主动区83”和导通路径电绝缘(亦即N+/P次二极管为反向偏压)，但和P型基体热导通以作为散热件。于其他实施例，此散热件可以直接耦接到阳极89”而不需其他金属或是内连接。于其他实施例，此散热件亦可耦接到一熔丝元素的主体、阴极及阳极的部分或是全部。此实施例的散热件可提供加速编程的急剧热梯度。在其他实施例，此主体可以弯折45度或是90度一次或是多次。

图7(a2)显示另一实施例的电性熔丝元素88’”俯视图。此电性熔丝元素88’”和图7(a1)所示者类似，但具有一较薄的氧化物区83”’，其作为在主体81”’之下及近阳极89”’的散热件。此电性熔丝元素88”’例如可使用如图5(a)所示的电阻元素30a。此电性熔丝元素88”’可包含一阳极89”’、一阴极80”’、一主体81”’及一接近阳极89”’的主动区83”’。主动区83”’位在主体81”’之下使得此区域的氧化层较其他区域薄(例如薄的栅极氧化物而非厚的STI氧化物)。在氧化物之上的主动区83”’可有效散热以提供加速编程的热梯度。依据其他实施例，薄氧化物区域83”’可在一熔丝元素的主体、阴极及阳极的部分或是全部下方，以作为散热件可加速编程。

图7(a3a)显示另一实施例的电性熔丝元素198俯视图。此电性熔丝元素198和图7(a1)所示者类似，但具有一较薄的氧化物区193，位于阳极199两侧以提供另一形式的散热件。此电性熔丝元素198例如可使用如图5(a)所示的电阻元素30a。此电性熔丝元素198可包含一阳极199、一阴极190、一主体191及一接近阳极199的主动区193。主动区193位在阳极199之下使得此区域的氧化层较其他区域薄(例如薄的栅极氧化物而非厚的STI氧化物)。

图7(a3b)显示另一实施例的电性熔丝元素198’俯视图。此电性熔丝元素198’和图7(a1)所示者类似，但具有一较薄的氧化物区193’，近于阳极199’一侧以提供另一形式的散热件。此电性熔丝元素198’例如可使用如图5(a)所示的电阻元素30a。此电性熔丝元素198’可包含一阳极199’、一阴极190’、一主体191’及一接近阳极199’的主动区193’。主动区193’接近阳极199’使得此区域的氧化层较其他区域薄(例如薄的栅极氧化物而非厚的STI氧化物)且可急速散热以提供速编程的热梯度。依据其他实施例，此薄氧化物区可接近一熔丝元素的主体、阴极或阳极的一侧、两侧、三侧、四侧或是任意侧以加速散热。依据其他实施例，可提供至少一耦接至主动区(如主动区193’)的基体接点以避免闩锁。在基体接点上的接点柱或金属可作为另一种散热件。

图7(a3c)为另一实例的电性熔丝元素198”俯视图，该电性熔丝元素198”和图7(a1)所示者类似，但具有位于阴极的散热件195”。此电性熔丝元素198”例如可使用如图5(a)所示的电阻元素30a。此电性熔丝元素198”可包含一阴极199”、一阳极190”、一主体191”及一散热件195”。依据其他实施例，此散热件也可仅具有一边而非两边以适当配合小单元空间，且其长度可以增减。依据其他实施例，此散热件也可为阳极或是主体在一边(或是两边)的一部分。在另一实施例，散热件的长宽比可大于0.6或是大于设计线宽规则(designrule)所需最小值。

图7(a3d)为另一实例的电性熔丝元素198”’俯视图，该电性熔丝元素198”’和图7(a1)所示者类似，但具有近于阴极的加热件195”’。此电性熔丝元素198”’例如可使用如图5(a)所示的电阻元素30a。此电性熔丝元素198”’可包含一阳极199”’、一阴极190”’、一主体191”’及一作为加热件的高电阻区195”’。此高电阻区195”’可产生更多热以协助编程此熔丝元素。依据一实施例，此加热件可为未金属硅化多晶硅或是未金属硅化主动区以有较高电阻值。依据另一实施例，此加热件可为彼此串接以增加电阻值的单一或多个接点/层间接点，以在编程路径上产生更多的热。加热件195”’可以放置在熔丝元素的部分或全部的阴极、阳极、本体处。主动区197”’具有基体接点以避免闩锁。在主动区197”’的接触柱也可以作为散热件。

图7(a3e)显示另一实施例的电性熔丝元素298俯视图。此电性熔丝元素298和图7(a1)所示者类似，但具有一在阴极的扩展区。此电性熔丝元素298可使用如图5(a)所示的电阻元素30a。此电性熔丝元素298可包含一阴极299、一阳极290、一主体291及一扩展阴极区295。依据另一实施例，扩展阴极区295也可仅在主体291一边以适合小单元空间，且其长度可以增减。更广义而言，扩展阴极区可称为扩展区，亦即扩展阴极区为扩展区一范例。依据另一实施例，扩展区可为阳极或是主体在一边或是两边的一部分。依据另一实施例，扩展区的长宽比大于0.6。此扩展区系任何长于设计线宽规则(design rule)所需区域，且耦接至阳极、阴极或是主体有较小电流或是没有电流。

图7(a3f)显示另一实施例的电性熔丝元素298’俯视图，此电性熔丝元素298’具有在阴极部分的扩展区。此电性熔丝元素298’可包含一阴极299’、一阳极290’、一主体291’。此阴极299’具有接近主体291’一边或是两边的扩展阴极区295’以辅助(亦即加速)编程。此扩展区295’为由最接近阴极或阳极接点延伸出来的熔丝元素部分，且长于设计线宽规则(design rule)所需区域。此电性熔丝元素298’的阳极290’接点也无边界，亦即接点宽度大于其下的熔丝元素宽度。依据另一实施例，阴极接点也为无边界，且/或阳极部分也有扩展区。

图7(a3g)显示另一实施例的电性熔丝元素298”俯视图，此电性熔丝元素298”可包含一阴极299”、一阳极290”、一主体291”。此阴极299”具有接近主体291两边的扩展区295”以加速编程。此扩展区295”为由阴极及阳极接点延伸出来的熔丝元素部分且有较小电流或是没有电流，或其长度长于设计线宽规则(design rule)所需长度。扩展区295”沿着电流路径的的长宽比大于设计线宽规则(design rule)所需值，或是可大于0.6。阳极290’有一共用接点296”。由一金属293”位于该共用接点296”之上，以使主体291’与主动区297”互连。依据一实施例，此扩展区可接近主体291”的一侧，且/或接于阴极或是阳极。依据另一实施例，阳即可有扩展区，且/或阴极可有共用接点。

散热件可提供加速编程的温度梯度、如图7(a1),7(a3a)-7(a3c)所示的散热件为说明用途。一散热件可为阳极、主体或阴极附近、下方或是上方的一侧、两侧、三侧、四侧或任何侧的薄氧化物区，以加速散热。散热件可为熔丝元素的阳极、主体或是阴极的一扩展区以加速散热。散热件也可为耦接至(接触或是近于)熔丝元素的阳极、主体或是阴极的一或多个导体以加速散热。散热件也可为具有较大区域的阳极或是阴极(具有一或多个接点/层间接点)以加速散热。散热件也可为熔丝元素接近阴极、主体或是阳极的主动区(也可具有至少在主动区上的接触柱)以加速散热。具有共用接点的OTP单元(亦即用金属使MOS栅极与主动区在单一接点互连)亦可视为对于MOS栅极的散热件实施例，以使热有效散入主动区。

如图7(a3e)-7(a3g)所示的扩展区为由熔丝元素自接点或层间接点的延伸出来部分，此部分可长于设计线宽规则(design rule)所需值且有减少或是没有流经电流，藉此加速编程。一扩展区(如45度或是90度的弯折且可包含多个构件)可在熔丝元素阳极、主体或阴极一侧、两侧、三侧或、四侧或任何侧。一扩展区也可为辅助散热的散热件。虽然实施结构可以很近似，散热件及扩展区系基于不同物理机制以加速编程。一扩展区可作为散热件，但是散热件不一定是扩展区。本发明的实施例可以单独或是组合实施。

在部分实施例，一熔丝元素的热导(亦即热损失)可因散热件而增加20％至200％。相同的，一加热件可增加更多热以辅助熔丝元素编程。一加热件(如图7(a2)的元件83"'或是图7(a3d)的元件195”’)通常为位在或近于熔丝元素的部分(或全部)阴极、主体或是阳极的高电阻值区以产生更多热。一加热件可由一或多个未金属硅化多晶硅、未金属硅化主动区，一或多个接点或层间接点或其组合，或在编程路径上的一或多个高电阻内连接实现。加热器的电阻值可为8Ω至200Ω；于某些实施例可为20Ω至100Ω。

具有散热件、加热件或扩展区的熔丝元素可由多晶硅、金属硅化多晶硅、金属硅化物、多晶硅金属、金属、金属合金、金属栅极、局部内连接、第零层金属(metal0)、热隔离主动区或是CMOS栅极等制作。此外仍可有多种不同组合及变化以提供可散热的散热件、可产生热的加热件及协助编程的扩展区，此些组合及变化皆在本发明范围内。

图7(a4)显示依据另一实施例的电性熔丝元素98’的俯视图。此电性熔丝元素98’和图7(a1)所示者类示，除了在主体有至少一凹口以辅助编程。大体而言，此主体91’的一目标部分形成时可具有较小区域(例如较薄)，以形成凹口。此电性熔丝元素98’例如可用于图5(a)所示的电阻元素30a。此电性熔丝元素98’包含一阳极99’、一阴极90’及一主体91’。此主体91’包含至少一凹口95’以在编程时使此熔丝元素可轻易断裂。

图7(a5)显示依据另一实施例的电性熔丝元素98”的俯视图。此电性熔丝元素98”和图7(a1)所示者类示，除了此熔丝元素是部分NMOS金属栅极及部分PMOS金属栅极。此电性熔丝元素98”例如可用于图5(a)所示的电阻元素30a。此电性熔丝元素98”包含一阳极99”、一阴极90”及分别由PMOS金属栅极及NMOS金属栅极制作的主体91”及93”。在相同的熔丝元素使用不同种类金属，在编程时的升温可产生具有大应力的热膨胀，藉此破裂此熔丝。

如图7(a1)-7(a2),7(a3a)-7(a3g),7(a4)及7(a5)所示的OTP元素仅说明部分实施例。如前所述，此OTP元素可由任何内连接制作，此内连接包含但不限于多晶硅、金属硅化多晶硅、金属硅化物、局部内连接、多晶硅金属、金属、金属合金、金属栅极、热隔离主动区或是CMOS栅极，或上述的组合。多晶硅金属是金属－金属氮化物－多晶硅(亦即W/WNx/Si)的夹心结构，可用于降低多晶硅的电阻值。OTP元素可为N型、P型或是部分N及部分P型。每一OTP元素具有一阳极、一阴极及至少一主体。对于多晶硅/多晶硅金属/局部内连接金属熔丝，阳极或阴极的接点数目可不超过两个；对于金属熔丝，阳极或阴极的接点数目可不超过四个。在其他实施例，阳极或阴极的接点数目可仅为一个。接点尺寸可大于OTP记忆体阵列外的至少一个接点尺寸。接点外围可小于OTP记忆体阵列外的至少一个接点外围。在其他实施例，外围可为负值，亦即接点较其下的接触面积宽，此为所谓的无边界接点。主体的长宽比可为0.5-8，或在某些实施例可为2-6(多晶硅/局部内连接/多晶硅金属/金属栅极主体)或为10或10以上(金属主体)。除上述范例外，本发明的范围还包含上述例子的组合及部分。

在高介电系数/金属栅极CMOS工艺作为界定CMOS栅极及内连接的多晶硅也可以用作OTP元素。OTP元素可为P型、N型或是部分N及部分P型。对于具有P+型及N+型掺杂的熔丝元素，编程前后的电阻比可被提升以在编程后建立一二极管，此熔丝元素如多晶硅、多晶硅金属、热隔离主动区、或是高介电系数/金属栅极CMOS的金属栅极。如果金属栅极CMOS具有在金属合金层之间的多晶硅夹心结构，金属合金层可被布局资料库产生的光掩膜运作以在熔丝元素中产生一二极管。在SOI或类似SOI工艺中，一熔丝元素可自热隔离主动区建立，使得熔丝元素可在主动区每一端被布植P+型、N+型或是部分N+及部分P+型杂质。如果一熔丝元素系为部分N+及部分P+型杂质，此熔丝元素特性类似反向偏压的二极管，如同在顶部的金属硅化物因为编程后而被空乏。在一实施例中，如果在主动区顶部没有金属硅化物，OTP元素也可自部分N+及部分P+型掺杂的隔离主动区建立，其特性类似在正向或是反向偏压崩溃的二极管。若使用隔离主动区以建立OTP元素，此OTP元素可在单一主动岛状区与编程选择二极管合并以减少使用区域。

对于可提供局部内连接的工艺技术，局部内连接可做OTP元素的部分或是全部。局部内连接，也称为第零层(M0)是一种在金属硅化物工艺中产生的副产品，且可将多晶硅(或是MOS栅极)与主动区直接互连。在超越28nm的先进工艺，沿着硅表面的缩放进展远较沿着高度方向来得快。因此CMOS栅极的长宽比(栅极高度与通道长度比)变得极高，造成在金属1及源极/漏极或是CMOS栅极间的接点制作成本变高(如考量元件区域及成本)。局部内连接可作为源极/漏极与CMOS栅极的中间内连接、CMOS栅极与金属1的中间内连接、或是源极/漏极与与金属1在一层或两层的中间内连接。依据一实施例，局部内连接、CMOS栅极，或其组合可作为OTP元素。依据另一实施例，OTP元素及编程选择器的一端可经由局部内连接而直接连接(不需任何接点)，以节省面积。因此，第零层可用于连接源极/漏极，来垫到金属栅极相同的高度，以便金属1来连接第零层和金属栅极。本领域人员可知上述叙述仅为说明范例，本发明仍包含不同变化及等效方式，以在CMOS工艺制作电性熔丝、反熔丝元素或是编程选择器。

图7(b)及7(c)分别显示不同隔离实施方式所制作的P+/N阱二极管及熔丝元件。若无隔离，P+及N+主动区会因在上面成长的金属硅化物而短路。在单元的一至四边或任意边可由STI、假CMOS栅极、SBL或其组合以提供隔离。作为二极管P及N端的P+及N+主动区即为CMOS元件的源极及漏极。P+及N+主动区皆位于N阱，此N阱即为在标准CMOS工艺崁入PMOS的N阱。为简化说明，图7(b)及7(c)显示在一P+主动区仅具有一N+主动区，然在多数阱的二极管N+主动区可共用。

图7(b)显示依据一实施例的一电性熔丝单元70的俯视图，此电性熔丝单元70具有一P+/N阱二极管及一毗连接点。由STI隔离的主动区73及74分别被P+植入层77和N+植入层(P+植入层77的互补)覆盖，以形成二极管70的P及N端。主动区73及74皆位于一N阱75，此N阱即为在标准CMOS工艺中崁入PMOS的阱。一熔丝元素72经由一金属76(在单一接点71中)耦接至P+主动区73。此接点71与传统接点有显著差异，一接点可经由一金属而连接熔丝元素而另一连接点则经由P+主动区而连接此金属。将一熔丝元素经由在单一接点内的一金属而直接连接到一主动区，单元面积可大幅降低。毗连接点可大于一般接点，且可为一方形接点并具有约一般CMOS工艺的方形接点两倍面积。本实施例的熔丝元素可由一CMOS栅极(包含多晶硅、金属硅化多晶硅、多晶硅金属、局部内连接，或是非铝金属CMOS栅极)制成，以提供毗连接点。

图7(c)显示依据一实施例的一电性熔丝单元70”的俯视图，此电性熔丝单元70具有一假MOS栅极78”以在N阱中作为P+及N+(作为二极管两端)的隔离，及具有一电性熔丝元素72”。一主动区71”被一假MOS栅极78”分为上主动区73”及下主动区74”。上主动区73”及下主动区74”分别被P+植入层77”和N+植入层(P+植入层77”的互补)覆盖。在单元70”中，此上主动区73”及下主动区74”构成二极管的两端。假MOS栅极(如一多晶硅)78”提供单元70”的二极管P+/N+区的隔离且可有一固定偏压或耦合到二极管的阴极。此多晶硅78”为一在标准CMOS工艺的假MOS栅极，且可在先进金属栅极CMOS工艺中为一金属栅极。假MOS栅极的宽度可接近CMOS技术的最小栅极宽度。依据一实施例，假MOS栅极的宽度小于两倍的CMOS技术最小栅极宽度。假MOS栅极也可由厚度大于核心元件的栅极氧化层厚度的栅极氧化层制作，以承受较高电压。主动区71”位于一N阱75”，此N阱即为在标准CMOS工艺中崁入PMOS的阱。一熔丝元素72”在一端经由一金属76”耦接至P+主动区73”(经由接点75”-2及75”-3)，在另一端耦接至一高电压源线V+(经由接点75”-1)。N+区域74”经由接点75-4”耦接至一低电压源线V-。依据一实施例，接点75”-1,2,3,4中至少有一个大于记忆体阵列外的接点，以降低阻值。当高及低电压分别施加到V+及V-，有电流会流过此熔丝元素72”以将其编程于高电阻状态。

图8为一实例的处理器系统700。处理器系统700在一实例中包含在记忆体740的一可编程电阻元件744(例如在单元阵列742中)。处理器系统700举例来说可以是电脑系统。电脑系统包含了中央处理器710，通过一个共同汇流排715进行通讯，包括各种记忆体与外围设备(如I/O 720、硬碟730、CDROM750、记忆体740、与其他记忆体760)通讯。其他的记忆体760为传统记忆体，譬如SRAM、DRAM、快闪记忆体，典型地通过记体体控制器连接至CPU 710。CPU 710通常是一个微处理器，一个数字信号处理器或其他可程式编辑数字逻辑元件。记忆体740以集成电路方式实现较佳，包含了具有至少一个可编程电阻元件744的记忆体阵列742。记忆体740一般可通过记忆体控制器界面连接到CPU 710。如果需要，记忆体740可与处理器(譬如CPU 710)结合在一个单一的集成电路中。

本发明可在一印刷电路板或是在一系统的一集成电路的部分或是全部实现。可编程电阻元件可为熔丝、反熔丝或是新的非挥发性记忆体。熔丝可为硅化或是非硅化的多晶硅熔丝，热隔离主动区熔丝、局部内连接熔丝、金属熔丝、接点熔丝、层间接点熔丝、或是由CMOS栅极制作的熔丝。反熔丝可为栅极氧化物崩溃反熔丝、有介电质在其间的接点或是层间接点反熔丝。新的非挥发性记忆体可为磁记忆体(MRAM)、导电桥随机存取记忆体(CBRAM)、或是电阻式随机存取记忆体(RRAM)。虽然编程机制不同，但是其逻辑状态皆由不同电阻值界定。

上述的说明及图示仅说明本发明实施例及其可达成特征及优点。在不悖离本发明精神及范围状况下，上述实施例的工艺条件及结构仍可变更或是替代。

本发明的诸多特征及优点可由说明书清楚明了；本发明权利要求是涵括本发明所有特征及优点。此外，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，本发明之范围不应限于说明书所述具体结构及操作，这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。