带有完全自对准的发射极-硅的BiMOS器件及其制造方法

摘要

本发明公开带有完全自对准的发射极‑硅的BiMOS器件及其制造方法。实施例提供用于制造双极结型晶体管的方法。所述方法包括提供第一传导类型的衬底和布置在所述衬底上的层堆叠，其中层堆叠包括布置在所述衬底的表面区上的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层，其中层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠。

说明书

技术领域

实施例涉及用于制造双极结型晶体管的方法。进一步的实施例涉及用于制造BiMOS器件（BiMOS是把双极结型晶体管和MOS器件（MOS=金属-氧化物-半导体）集成在一个单个集成电路器件中的半导体技术）的方法。进一步的实施例涉及BiMOS器件。一些实施例涉及特征为带有有利的垂直尺寸的完全自对准的发射极-硅的BiCMOS结构（BiCMOS是把双极结型晶体管和CMOS晶体管（CMOS=互补金属-氧化物-半导体）集成在一个单个集成电路器件中的半导体技术）。

背景技术

在其中相对于集电极和基极以自对准的方式制造发射极的常见的BiCMOS架构中，依靠镶嵌工艺（damascene process）使发射极硅图案化。然而，所述工艺流程不可避免地导致发射极硅的上部边缘被置于CMOS栅极的上部边缘以上。由于较长的馈线长度，这导致发射极电阻的增加，这对双极器件的切换频率具有负面影响。

到目前为止，通过在GC形貌（GC=栅极导体）上停止的多晶CMP工艺（CMP=化学机械抛光）来使发射极图案化。这导致在晶片边缘处的图案破坏，以及发射极高度对在各种布局当中的多于±30 nm的特定布局（占据密度、围绕物）的强烈依赖关系。

因此，将期望具有允许（大体上）独立于BiMOS器件的MOS器件的栅极高度来调整BiMOS器件的双极结型晶体管的发射极高度的用于制造BiMOS器件的概念。

发明内容

实施例提供用于制造双极结型晶体管的方法。所述方法包括提供第一传导类型的衬底和布置在所述衬底上的层堆叠，其中层堆叠包括布置在所述衬底的表面区上的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层，其中层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区而形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注，其中发射极层具有第一半导体类型。所述方法进一步包括选择性移除发射极层或发射极层堆叠至少直到第二隔离层。

进一步的实施例提供用于在相同衬底上制造BiMOS器件（即，双极结型晶体管和MOS器件）的方法。所述方法包括提供第一传导类型的衬底。所述方法进一步包括在衬底的表面区上提供MOS器件。所述方法进一步包括提供层堆叠，其中所述层堆叠被布置在所述衬底的表面区上并且在MOS器件上的MOS区中，其中所述层堆叠包括布置在所述衬底的表面区上并且在MOS器件上的MOS区中的第一隔离层、布置在第一隔离层上的牺牲层和布置在牺牲层上的第二隔离层，其中层堆叠包括在不同于MOS区的双极区中的通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注并且使得发射极层或发射极层堆叠也在MOS区中被布置在第二隔离区域中，其中发射极层具有第一半导体类型。所述方法进一步包括在双极区和MOS区中选择性移除发射极层或发射极层堆叠至少直到第二隔离层。

进一步的实施例提供BiMOS器件。所述BiMOS器件包括第一传导类型的衬底、布置在MOS区中的衬底的表面区上的MOS器件、布置在衬底的表面区上并且在MOS区中的MOS器件上的层堆叠。层堆叠包括布置在衬底的表面区上并且在MOS器件上的MOS区中的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层。进一步地，层堆叠包括在不同于MOS区的双极区中的通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。进一步地，BiMOS器件包括布置在双极区中的衬底的表面区上的双极结型晶体管，其中双极结型晶体管包括布置在层堆叠的窗口之内的衬底上的第一半导体类型的集电极层、布置在层堆叠的窗口之内的集电极层上的第二半导体类型的基极层以及布置在层堆叠的窗口之内的基极层上的发射极层或包括发射极层的发射极层堆叠，其中发射极层具有第一半导体类型。由此，在衬底的表面区与双极结型晶体管的发射极层或发射极层堆叠的上部区之间的距离小于在衬底的表面区与在MOS区中的牺牲层的上部表面区之间的距离。

附图说明

参考附图在本文中描述本发明的实施例。

图1示出根据实施例的用于制造双极结型晶体管的方法的流程图；

图2a示出根据实施例的在提供衬底以及布置在衬底上的层堆叠之后的双极结型晶体管的示意性横截面视图；

图2b示出根据进一步的实施例的在提供衬底以及布置在衬底上的层堆叠之后的双极结型晶体管的示意性横截面视图；

图2c示出根据进一步实施例的在提供衬底以及布置在衬底上的层堆叠之后的双极结型晶体管的示意性横截面视图；

图2d示出根据实施例的在移除在图2b和2c中示出的顶层之后的双极结型晶体管的示意性横截面视图。

图2e示出根据实施例的在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层之后的双极结型晶体管的示意性横截面视图；

图2f示出根据实施例的在层堆叠的窗口的侧壁上提供间隔部之后的双极结型晶体管的示意性横截面视图；

图2g示出根据实施例的在层堆叠的窗口之内的基极层上提供包括发射极层的发射极层堆叠使得获得层堆叠的窗口的过量填注之后的双极结型晶体管的示意性横截面视图；

图2h示出根据实施例的在选择性移除发射极层或发射极层堆叠至少直到第二隔离层之后的双极结型晶体管的示意性横截面视图；

图3示出根据实施例的用于制造BiMOS器件的方法的流程图；

图4a示出根据实施例的在双极区中和在MOS区中选择性移除发射极层或发射极层堆叠至少直到第二隔离层之前的BiMOS器件的示意性横截面视图；

图4b示出根据实施例的在双极区中和在MOS区中选择性移除发射极层或发射极层堆叠至少直到第二隔离层之后的BiMOS器件的示意性横截面视图；

图4c示出根据实施例的最终BiMOS器件的示意性横截面视图；

图5a示出根据实施例的在层堆叠的窗口之内的基极层上提供包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注并且使得发射极层堆叠也在MOS区中被布置在第二隔离层上之后的BiMOS器件的示意性横截面视图；

图5b在图中示出针对250 nm的发射极宽度的由共形沉积引起的凹陷与沉积厚度的比例（凹陷/沉积（divot/dep））；

图5c（包括图5c-1和图5c-2）在表中示出作为沉积的硅厚度和发射极宽度的函数的凹陷深度（相对凹陷深度和绝对凹陷深度）；

图6a示出BiMOS器件的双极区的扫描电子显微镜图像；

图6b示出BiMOS器件的双极区的扫描电子显微镜图像；

图6c示出BiMOS器件的MOS区的扫描电子显微镜图像

图7a示出带有新的电介质堆叠的BiMOS器件的MOS区的扫描电子显微镜图像。

图7b示出在CMOS栅极形貌上的传统沉积的台阶覆盖的扫描电子图像。

相等或等同元件或者带有相等或等同功能性的元件在下面的描述中由相等或等同的参考数字来表示。

具体实施方式

图1示出用于制造双极结型晶体管（BJT）的方法10的流程图。方法包括提供第一传导类型的衬底以及布置在衬底上的层堆叠的步骤12，其中所述层堆叠包括布置在衬底的表面区上的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层，其中所述层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区而形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层的步骤14。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层的步骤16。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注的步骤18，其中所述发射极层具有第一半导体类型。所述方法进一步包括选择性移除发射极层或发射极层堆叠至少直到第二隔离层的步骤20。

在下面，关于示出在用于制造双极结型晶体管的方法10的不同步骤之后的双极结型晶体管的示意性横截面视图的图2a至2h来具体描述用于制造双极结型晶体管的方法10。

图2a示出在提供衬底102和布置在衬底102上的层堆叠104之后的双极结型晶体管100的示意性横截面视图。衬底102能够具有第一传导类型。层堆叠104能够包括布置在衬底102的表面区108上的第一隔离层106、布置在第一隔离层106上的牺牲层110以及布置在牺牲层110上的第二隔离层112。层堆叠104能够包括通过第二隔离层112、牺牲层110和第一隔离层106直到衬底102的表面区108形成在层堆叠104中的窗口114。

观察到如在本文中使用的表达“布置在…上”可以指代第一层（例如，第一隔离层106）被直接布置在第二层（例如，衬底102）上，即在第一层与第二层之间没有第三层。然而如在本文中使用的表达“布置在…上”还可以指代第三层被布置在第一层（例如，第一隔离层106）与第二层（例如，衬底102）之间。

第一隔离层106和第二隔离层112中的至少一个能够包括小于9的相对介电常数。根据示例性实施方式，第一隔离层106和第二隔离层112当中的至少一个能够包括小于7的相对介电常数。当牺牲层是SiN（氮化硅）层时，第一隔离层106和/或第二隔离层112的相对介电常数可以被选择为小于7。进一步地，第一隔离层106和第二隔离层112当中的至少一个能够包括小于4.5的相对介电常数。例如，第一隔离层106和第二隔离层112当中的至少一个能够是包括4.3的相对介电常数的SiO₂（二氧化硅）层。

因此，如在图2a中所指示的那样，第一隔离层能够是第一SiO₂层，其中第二隔离层能够是第二SiO₂层。由此第一隔离层106和第二隔离层112当中的至少一个能够是HDP>

图2b示出根据进一步的实施例的在提供衬底102以及布置在衬底102上的层堆叠104之后的双极结型晶体管100的示意性横截面视图。与图2a相比，层堆叠104可以可选择地进一步包括布置在第二隔离层112上的顶层（或顶掩模）120。顶层120例如能够是SiN层（或SiN硬掩模）。由此，窗口114能够也通过顶层120形成在层堆叠104中。

图2c示出根据进一步实施例的在提供衬底102和布置在衬底102上的层堆叠104之后的双极结型晶体管100的示意性横截面视图。与图2a相比，层堆叠104可以可选择地进一步包括布置在第二隔离层112上的顶层（或顶掩模）120。顶层120例如能够是碳层（或碳硬掩模）。能够使用化学气相沉积（CVD）来制造碳层。由此，窗口114能够也通过顶层120形成在层堆叠104中。

如在图2b和2c中指示的那样，第一隔离106和第二隔离层112可以包括相对于牺牲层110和可选择的顶层120的拉回（pullback）。例如，如已经提到的那样，第一隔离层106和第二隔离层112能够是SiO₂层，其中在那个情况下可以使用HF刻蚀工艺（HF=氢氟酸）来获得所述拉回。

图2d示出在移除示出在图2b和图2c中示出的顶层120之后的双极结型晶体管100的示意性横截面视图。如关于图2b和2c所讨论的那样，顶掩模120能够分别是SiN硬掩模或碳硬掩模。能够例如通过顶SiN RTCVD（RTCVD=快速热化学气相沉积）SiN（在HFEG（HFEG=氢氟乙二醇（HFEG）中的快速刻蚀或者通过假SiN LPCVD（LPCVD=低压化学气相沉积）（在HFEG中的缓慢刻蚀）来移除SiN硬掩模。能够在SiO₂拉回之后通过由O₂（氧气）等离子体进行的无损剥离或者通过干法和/或湿法刻蚀工艺来移除（CVD）碳硬掩模（作为掩模层）。

如在图2d中示出的那样，形成在层堆叠104中的窗口114能够包括在第一隔离层106之间的第一区域122和在第二隔离层112之间的第二区域124当中的至少一个中的梯形形式。在图2d中，层堆叠104的窗口114包括在第一隔离层106之间的第一区域122中的梯形形式和在第二隔离层112之间的第二区域124中的梯形形式两者。由此，在第一隔离层之间的第一区域122的梯形形式的两个底边中的较短的一个能够面向牺牲层110。相似地，在第二隔离层之间的第二区域124的梯形形式的两个底边中的较短的一个能够面向牺牲层110。

换言之，面向层堆叠104的窗口114的第一隔离层106和第二隔离层112当中的至少一个的侧面能够至少部分变圆或弄斜（变尖）。由此，第一隔离层106和第二隔离层112当中的至少一个的侧面能够至少部分变圆或弄斜，使得窗口114的开口朝向牺牲层110小于朝向衬底102的表面区108或第二隔离层112的上部表面区128。例如，第一隔离层106和第二隔离层112当中的至少一个能够是SiO₂层。在那种情况下，能够依靠（或使用）高密度等离子体（HDP）工艺（例如HDP>2）来获得至少部分变圆或弄斜的侧面。

进一步地，第一隔离层106和第二隔离层112当中的至少一个能够包括具有第一刻蚀率的第一隔离子层106_1和112_1以及具有不同于第一刻蚀率的第二刻蚀率的第二隔离子层106_2和112_2。

如已经提到的那样，第一隔离层106和第二隔离层112当中的至少一个能够是SiO₂层。在那种情况下，第一隔离子层106_1和112_1能够是HDP>2子层，例如使用高密度等离子体工艺制造的SiO₂层，其中第二隔离子层106_2和112_2能够是共形SiO₂子层。由此，针对第一隔离层106，第二隔离子层（共形SiO₂子层）106_2可以被布置在衬底102上，其中第一隔离子层（HDP>2子层）106_1可以被布置在第二隔离子层（共形SiO₂子层）106_2上。针对第二隔离层112，第一隔离子层（HDP>2子层）112_1可以被布置在牺牲层110上，其中第二隔离子层（共形SiO₂子层）112_2可以被布置在第一隔离子层（HDP>2子层）112_1上。

在图2d中由从高到低的箭头指示第一和第二SiO₂层106和112的渐变的湿法刻蚀率。可以通过短时热PHOS（PHOS=）或HFEG来获得第一和/或第二隔离层106和112的至少部分变圆或变尖。例如，可以通过稀HF湿法刻蚀或者通过干法刻蚀来获得第一和/或第二隔离层106和112的锥形。

注意到在没有在图2b和2c中示出的可选择的顶层120的情况下也可以获得层堆叠104的以上描述的形状。

与图2a相比，图2d进一步示出在层堆叠104的窗口140之内的衬底102上提供的第一半导体类型的集电极层130。例如，可以在层堆叠104的窗口114之内的衬底102上（并且在第一隔离层106上）外延生长集电极层130。集电极层130能够是硅集电极层。

图2e示出在层堆叠104的窗口114之内的集电极层130上提供第二半导体类型的基极层132之后的双极结型晶体管100的示意性横截面视图。例如，可以在层堆叠104的窗口114之内的集电极层130上外延生长基极层132。基极层132能够是SiGe（硅锗）层。因此，双极结型晶体管（BJT）100能够是异质结型双极晶体管（HBT）。

图2f示出在层堆叠104的窗口114的侧壁上提供间隔部（发射极-基极间隔部）140之后的双极结型晶体管100的示意性横截面视图。间隔部140可以包括在层堆叠104的窗口114的侧壁上提供的SiO₂层142。可选地，间隔部可以进一步包括在SiO₂层142上提供的SiN层144。

图2g示出在层堆叠104的窗口114之内在基极层132上（并且在间隔部140上）提供包括发射极层152的发射极层堆叠150使得获得层堆叠104的窗口114的过量填注之后的双极结型晶体管100的示意性横截面视图。发射极层152能够具有第一半导体类型。

提供发射极层堆叠150能够包括在层堆叠104的窗口114之内的基极层132上生长发射极层152以及在发射极层152上沉积可选择的盖层154。例如，能够在基极层132上外延生长发射极层。由此在图2g中，用参考数字152’来指示发射极层152的单晶生长部分。盖层154能够是多晶硅盖层。能够使用避免在多晶硅盖层154中的空隙的工艺来沉积多晶硅盖层154。例如，LPCVD（LPCVD=低压化学气相沉积）能够用于沉积多晶硅盖层154。

代替提供包括发射极152和盖层154的发射极层堆叠150，还可能在层堆叠104的窗口114之内的基极层132上（仅仅）提供发射极层152，使得获得层堆叠104的窗口114的过量填注。

如在图2g中示出的那样，发射极宽度（EW）能够变尖以便避免接缝（seam）。

图2h示出在选择性移除发射极层152或发射极层堆叠150至少直到第二隔离层112之后的双极结型晶体管100的示意性横截面视图。如在图2h中指示的那样，可选择地，发射极层152或发射极层堆叠150能够被选择性移除直到获得在层堆叠104的窗口114之内的发射极层152或发射极层堆叠150的过刻蚀，使得发射极层堆叠150或发射极层152的上部表面区156低于第二隔离层112的上部表面区128。

例如，能够使用干法刻蚀工艺来选择性移除发射极层152或发射极堆叠层150。自然，也可以使用湿法刻蚀工艺。进一步地，刻蚀工艺可以是各向同性刻蚀工艺。换言之，带有端点的各向同性凹入能够用于移除发射极层152或发射极层堆叠150。可选择地，可以获得例如±15 nm的过刻蚀。例如，具有220 nm宽度的发射极可以具有在30 nm与80 nm之间的所得到的高度。

观察到在本文中使用的表达“选择性移除”意指（大体上）仅仅移除发射极层152或发射极层堆叠150，或者换言之，移除发射极层152或发射极层堆叠150而不移除第二隔离层112。

第一半导体类型能够是n型，即主要包括自由电子作为电荷载流子的半导体材料，其中第二半导体类型能够是p型，即主要包括自由空穴作为电荷载流子的半导体材料。

以上描述的用于制造双极结型晶体管100的方法10能够有利地用于制造BiMOS器件。BiMOS是在一个单个集成电路器件中集成双极结型晶体管和MOS器件（MOS=金属-氧化物-半导体）（例如，MOS晶体管）的半导体技术。

图3示出用于在相同衬底上制造BiMOS晶体管器件（即，双极结型晶体管和MOS器件（例如，MOS晶体管））的方法30的流程图。所述方法包括提供第一传导类型的衬底的步骤32。所述方法进一步包括在衬底的表面区上提供MOS器件（例如，MOS晶体管、MOS电阻器或电容器）的步骤34。所述方法进一步包括提供层堆叠的步骤36，其中层堆叠被布置在衬底的表面区上并且在MOS器件上的MOS区中，其中层堆叠包括布置在衬底的表面区上并且在MOS器件上的MOS区中的第一隔离层、布置在第一隔离层上的牺牲层和布置在牺牲层上的第二隔离层，其中层堆叠包括在不同于MOS区的双极区中的通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层的步骤38。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层的步骤40。所述方法进一步包括步骤42：在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注并且使得发射极层或发射极层堆叠也在MOS区中被布置在第二隔离区域上，其中发射极层具有第一半导体类型。方法进一步包括在双极区和MOS区中选择性移除发射极层或发射极层堆叠至少直到第二隔离层的步骤44。

随后，假设MOS器件是MOS晶体管。然而，MOS器件也能够是与MOS晶体管相比导致相同或相似形貌的电阻器或电容器。

在下面，关于示出在用于制造BiMOS器件的方法30的不同步骤之后的BiMOS器件的示意性横截面视图的图4a至4c来具体描述用于制造BiMOS器件的方法30。

图4a示出在双极区中和在MOS区中选择性移除发射极层152或发射极层堆叠150至少直到第二隔离层112之前的BiMOS器件200的示意性横截面视图。

进一步地，图4a示出在BiMOS器件200的双极区中的双极结型晶体管100。BiMOS器件200的双极结型晶体管100与贯穿图1至2h所示出并且讨论的双极结型晶体管100相等或等同，使得其描述也适用于在图4a至4c中示出的BiMOS器件200的双极结型晶体管100。

此外，图4a示出在BiMOS器件200的MOS区中的MOS晶体管202，或者更确切地说示出MOS晶体管202的栅极。层堆叠104被布置在MOS晶体管202上的MOS区中并且在衬底102上的MOS晶体管202周围的区域中。

层堆叠104能够被提供在衬底的表面区108上并且在MOS晶体管202上，使得由掩埋的MOS晶体管202（掩埋在层堆叠104之下）所导致的第二隔离层112的测平（leveling）包括相对于衬底102的表面区108的30°（或20°或10°或5°）的最大倾斜。换言之，如在图4a中所指示的那样，层堆叠104能够被提供成使得获得小于30°的侧壁角度，这是对于无残余多晶凹入工艺所期望的。

进一步地，如在图4a中所指示的那样，由用于制造在本文中公开的BiMOS器件200的方法30可获得在双极结型晶体管100与MOS晶体管202之间，或者更确切地说在面向MOS晶体管202的间隔部140的侧壁141与MOS晶体管202的栅极的侧壁203之间的1.5 µm或更少的距离（沿着平行于衬底102的表面108的几何线）。与此相反，传统基于CMP的制造方法将需要大于10 µm的距离以从较低洼的区移除材料。

进一步地，在面向MOS晶体管202的发射极窗口114的面（或侧壁）与面向双极晶体管100的MOS晶体管202的栅极（MOS器件多晶（栅极导体或多晶导体）的面（或侧壁）203之间的距离能够小于200 nm、500 nm、1 µm、1.5 µm或者3 µm。

对于130 nm和90 nm技术，目标栅极接触高度是150 nm，其中估计120 nm的最小值以及180 nm的最大值。

进一步地，如能够由图4a得到的那样，由于HDP台阶覆盖（HDP=高密度等离子体）在MOS区中没有收聚（pinching）结构。

图4b示出在双极区中和在MOS区中选择性移除发射极层152或发射极层堆叠150至少直到第二隔离层112之后的BiMOS器件200的示意性横截面视图。由此，在双极区中和在MOS区中移除发射极层152或发射极层堆叠150直到第二隔离层112而不移除层堆叠104，或者更确切地说而不移除第二隔离层112。

在图4b中，由箭头指示数个距离或高度。具体地，D1指示第一隔离层106的高度。D2指示牺牲层110的高度。D3指示MOS晶体管202，或者更确切地说MOS晶体管202的栅极接触的高度。D4指示集电极层130和基极层132的高度。D5指示在牺牲层110的顶表面区与在双极区中的发射极层的顶表面区156之间的距离。D6指示发射极层152或发射极层堆叠150的高度。

在双极区中和在MOS区中能够移除发射极层152或发射极层堆叠150直到第二隔离层112，使得在衬底102的表面区108与双极结型晶体管的发射极层152或发射极层堆叠150的上部表面区156之间的距离小于在衬底102的表面区108和在MOS区（直接在MOS晶体管202以上）中的牺牲层110的上部表面区157之间的距离。换言之，发射极电极的顶水平面156可以比D1 + D2 + D3更靠近硅衬底102。

进一步地，能够移除发射极层152或发射极层堆叠150使得在衬底102的表面区108与双极结型晶体管100的发射极层152或发射极层堆叠150的上部区156之间的距离小于在衬底102的表面区108与在MOS区（在MOS晶体管202以上）中的第一隔离层106的上部表面区158之间的距离。换言之，发射极电极的顶水平面156可以比D1 + D3更靠近硅衬底102。

进一步地，能够移除发射极层152或发射极层堆叠150，使得在衬底102的表面区108与发射极层152或发射极层堆叠150的上部区156之间的距离小于或等于在衬底102的表面区108与MOS晶体管202的上部表面区160之间的距离。换言之，发射极电极的顶水平面156能够比D3更靠近硅衬底102。这是最积极的（aggressive）情况。它允许更短的HBT堆叠（HBT=异质结型双极晶体管）以及因此更快速的器件。

在下面，给出针对SiGe异质结型双极晶体管的目标尺寸。第一隔离层106的高度D1能够在50与85 nm之间（更小的值用于高性能）。牺牲层110的高度D2能够在40与80 nm之间（同上）。MOS晶体管（或MOS栅极）202的高度D3能够在105与190 nm之间（下限按照可靠性，示例：90 nm技术）。集电极130和基极132一起的高度D4能够是65至125 nm（更小就更快速）。在牺牲层110的顶表面区与在双极区中的发射极的顶表面区156之间的距离D5能够在0与40 nm之间。发射极层152或发射极层堆叠150的高度能够在40至60 nm之间（最小值由硅化工艺限制）。

图4c示出根据实施例的最终BiMOS器件200的示意性横截面视图。与图4b相比，在双极区中牺牲层110已由接触双极结型晶体管100的基极层132的接触层170代替。进一步地，SiN层172已被提供在衬底102上，在双极区中在接触层170和发射极层152或发射极堆叠层150上，并且在MOS区中在MOS晶体管202上，或者更确切地说在MOS晶体管202的栅极上。此外，已提供经由接触层170接触基极层132、发射极层152、MOS晶体管202的栅极和MOS晶体管202的源极/漏极的接触180。

在图4c中，也指示了在图4b中已经指示的距离D1至D5。

由此，双极结型晶体管100的发射极层152或发射极层堆叠150的上部表面区156能够小于在衬底102的表面区108与在双极区中的接触层170的上部表面区之间的距离与在衬底102的表面区108与在MOS区中的MOS晶体管202的上部表面区160之间的距离的和。换言之，发射极电极的顶水平面156可以比D1 + D2 + D3更靠近硅衬底102。

进一步地，在衬底102的表面区108与双极结型晶体管100的发射极层152或发射极层堆叠150的上部表面区156之间的距离能够小于在衬底102的表面区108与在双极区中的第一隔离层106的上部表面区173之间的距离与在衬底102的表面区108与在MOS区中的MOS晶体管202的上部表面区160之间的距离的和。换言之，发射极电极的顶水平面156可以比D1 + D3更靠近硅衬底102。

进一步地，在衬底102的表面区108与双极结型晶体管100的发射极层152或发射极层堆叠150的上部区之间的距离能够小于或等于在衬底102的表面区108与在MOS区中的MOS晶体管的上部表面区160之间的距离。换言之，发射极电极的顶水平面156可以比D3更靠近硅衬底102。

图5a示出在层堆叠104的窗口114之内的基极层132上提供包括发射极层152的发射极层堆叠150，使得获得层堆叠104的窗口114的过量填注并且使得发射极层堆叠150也在MOS区中被布置在第二隔离层112上（在图5a中未示出）之后的BiMOS器件202的示意性横截面视图。因此，图5a与图4a大体上示出相同，使得图4a的描述也适用于在图5a中示出的BiMOS器件202。然而，与图4a相比，在图5a中进一步通过箭头指示发射极宽度（EW）、多晶硅层154的高度以及凹陷。进一步地，在图5a中指示高度h，该高度h描述直接在发射极层152以上的多晶硅发射极层154的高度。

由此，图5a示出其中多晶硅发射极层154的厚度或高度r0等于发射极宽度（EW_CD）的特殊情况。在那种情况下，凹陷深度能被计算成：

凹陷深度=

一般地，一般情况，凹陷深度能够被计算成：

因此，针对400 nm沉积预期～20 nm（或者更小）的凹陷。

图5b在图中示出针对250 nm的发射极宽度（EW_CD）的从共形沉积引起的凹陷与沉积厚度的比例（凹陷/沉积）。由此，纵坐标描述凹陷深度与沉积的膜厚度的比例，并且横坐标描述沉积的膜厚度。

图5c在表中示出作为沉积的硅厚度和发射极宽度的函数的凹陷深度（相对凹陷深度和绝对凹陷深度）。进一步地，在图5c中，给出关系。由此，在图5c中，箭头指示可能的目标配置。以nm来指示所有值。

图6a和6b示出BiMOS器件200窗口的双极区的扫描电子显微镜图像，所述BiMOS器件200窗口用发射极材料填充并且随后凹入到潜在目标深度。进一步地，图6a和图6b示出指示122 nm和95nm的凹入深度，其紧密地匹配根据针对发射极凹入在图5c中示出的凹入深度计算而得到的预测的差值。

注意到针对图6a和6b，根据凹陷计算预期25 nm的差值。

图6c示出BiMOS器件200的MOS区的扫描电子显微镜图像。从图6c能够看到所述工艺实现令人惊讶的平坦的最终形貌。

图7a示出带有新的电介质堆叠（LPCVD与HDP>2 / LPSiN / HDP>2）的BiMOS器件的MOS区的扫描电子显微镜图像。由HDP 2x>2>

图7b示出在CMOS栅极形貌上的传统沉积的台阶覆盖的扫描电子图像。注意到这不是目标堆叠，不同的技术（从底部到顶部：LPCVD SiO2、多晶硅、SiN）。

如在以上的讨论之后变得清楚的那样，提供其中相对于集电极和基极将以自对准的方式生成发射极的BiMOS（或BiCMOS）架构。目前，依靠镶嵌工艺来使发射极硅图案化。然而，这个工艺流不可避免地导致发射极硅的上部边缘被置于CMOS栅极的上部边缘以上。由于较长的馈线长度，这导致发射极电阻的增加，这对双极器件的切换频率具有负面影响。通过在本文中公开的制造方法解决了所述问题，发射极的高度不再直接与MOS栅极的高度联系。进一步地，同时减少了工艺容限和工艺复杂性。

到目前为止，如之前所描述的那样已由包含在PC形貌上的停止的多晶CMP工艺来使发射极图案化。结果是与在晶片边缘处的图案破坏以及发射极高度对在各种布局当中的多于±30 nm的特定布局（占据密度、围绕物）的强烈依赖关系有关的以上描述的问题。

代替使用包含预平坦化的CMP工艺，建议沉积和基于干法刻蚀的凹入工艺的有利组合。

因此，优点是发射极高度可以被设置成独立于MOS栅极高度，特别地被设置成比MOS栅极高度低得多。这允许使发射极的馈线电阻最小化。进一步地，优点是垂直容限预期被减少到小于所述值的一半，由此相当多地减少电气参数的容限。针对fmax > 500 GHz的HBT（异质结型双极晶体管），发射极的馈线电阻是器件性能的决定性量。进一步地，优点是可以减少工艺成本，由于能够避免昂贵的CMP工艺。

实施例提供HBT架构，其中发射极高度可以被设置成独立于MOS形貌以便使馈线电阻最小化。