感测放大器驱动器件及包括其的半导体器件

摘要

一种感测放大器驱动器件，可以包括感测放大器驱动块，被配置以对应于上拉驱动信号而在后过驱动操作时段期间供应后过驱动电压给耦接到感测放大器的上拉电源线，后过驱动电压被供应给感测放大器。感测放大器驱动器件可以包括驱动信号发生块，被配置以将由电压修整信号设定的参考电压与电源电压的电平相比较，并产生用于控制是否执行后过驱动操作的上拉驱动信号。

说明书

相关申请的交叉引用

本申请要求于2015年3月27日向韩国知识产权局提交的申请号为10-2015-0043256的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。

技术领域

各种实施例总体而言关联一种感测放大器驱动器件及包括该感测放大器驱动器件的半导体器件。更具体地，各种实施例关联一种用于改善半导体器件的后过驱动(post overdriving)操作特性的技术。

背景技术

正在开发半导体存储器件以增加半导体存储器件的集成度和操作速度。为了增加半导体存储器件的操作速度，已经开发了同步存储器件。该同步存储器件能够同步于时钟信号而操作。同步存储器件从存储芯片的外部接收时钟信号。

例如，在单时钟循环期间，单数据速率(SDR)同步存储器件通过单数据引脚输入以及输出数据。在单数据速率同步存储器件中，数据的输入和输出同步于时钟信号的上升沿。

然而，单数据速率同步存储器件在与需要高速操作的系统一起操作的方面存在困难。相应地，双数据速率(DDR)同步存储器件同步于时钟信号的上升沿和下降沿而通过每个数据输入/输出引脚来连续地输入以及输出数据。

照此，在不增加时钟信号的频率的情况下，实现了相比于传统单数据速率同步存储器件至少两倍宽的带宽，从而可以实现高速操作。

在半导体存储器件之中，动态随机存取存储器(DRAM)是代表性的易失性存储器。动态随机存取存储器的存储单元是由单元晶体管和单元电容器构建的。

单元晶体管起着控制对单元电容器的访问的功能。单元电容器储存与数据相对应的电荷。也即，根据单元电容器中储存的电荷量，可以确定是高电平数据还是低电平数据。

如果在半导体存储器件中激活字线，则在位线与取反位线之间出现电荷共享，然后感测放大器操作。感测放大器通过持续预定脉冲时段使用外部电压VDD来初始执行过驱动操作以使得位线或取反位线可以快速到达目标电压电平。

就此而言，随着半导体存储器件的电源电压逐渐降低，内核电压(VCORE)也降低。基于这个事实，随着DRAM的单元的电荷量降低，DRAM的刷新特性和tWR(在施加写入命令的时间点之后可以在此期间施加预充电命令的时间)特性可能劣化。

为了应对这个问题，执行后过驱动(POD)操作。在POD操作中，单元的充电电压仅在电荷被转移到单元的时段的最后部分期间瞬间增加。然而，根据系统而外部电压可以是高电压或低电压。因此，在无论电源电压的电平是什么都执行POD操作的情况下，可能不能执行有效的感测操作。

换言之，如果电源电压高，则由于位线对极度过冲，而引起不必要的电流消耗。相反地，如果电源电压低，则位线或取反位线可能不能快速地到达目标电压电平，从而可能不能保证半导体存储器件的稳定的速度。

发明内容

根据一个实施例，可以提供感测放大器驱动器件。该感测放大器驱动器件可以包括感测放大器驱动块，被配置以对应于上拉驱动信号而在后过驱动操作时段期间供应后过驱动电压给耦接到感测放大器的上拉电源线，所述后过驱动电压被供应给感测放大器。该感测放大器驱动器件可以包括驱动信号发生块，被配置以将由电压修整信号设定的参考电压与电源电压的电平相比较，以及产生用于控制是否执行后过驱动操作的上拉驱动信号。

根据一个实施例，可以提供半导体器件。该半导体器件可以包括感测放大器，被配置以根据施加到上拉电源线和下拉电源线的电压而感测数据并将其放大。该半导体器件可以包括感测放大器驱动器件，被配置以将由电压修整信号设定的参考电压与电源电压的电平相比较。该感测放大器驱动器件可以被配置以产生用于控制是否执行后过驱动操作的上拉驱动信号。该感测放大器驱动器件可以被配置以在后过驱动操作时段期间对应于上拉驱动信号而选择性地供应后过驱动电压给上拉电源线。

附图说明

图1是图示根据一个实施例的半导体器件的例示的配置图。

图2是图示图1中图示的驱动信号发生块的例示的电路图。

图3是图示图1中图示的感测放大器驱动块的例示的电路图。

图4是用于图3中图示的感测放大器驱动块的操作波形图的例示。

图5是图示图2中图示的后过驱动控制单元的例示的详细配置图。

图6是用于图5中图示的后过驱动控制单元的操作波形图的例示。

图7是图示图2中图示的后过驱动控制单元的例示的配置图。

图8是用于图7中图示的后过驱动控制单元的操作波形图的例示。

图9图示使用以上根据各种实施例关联图1到图8描述的感测放大驱动器件和/或半导体器件的系统的示例的框图。

具体实施方式

在下文中，将在下面参照附图而通过实施例的各种例子来描述感测放大器驱动器件及包括该感测放大器驱动器件的半导体器件。

各种实施例可以针对通过对应于电源电压的电平而控制后过驱动操作以降低不必要的功率消耗。

根据各种实施例，通过以这种在电源电压的电平是高电压电平的情况下不执行后过驱动操作的方式来控制后过驱动操作，提供了优势：可以改善数据保持时间特性以及可以降低不必要的功率消耗。

图1是图示根据一个实施例的半导体器件的例示的配置图。

对应于电压电平而将在根据一个实施例的半导体器件中储存的数据识别为高电平(H)或低电平(L)，并表示为“1”或“0”。根据电压电平和电流幅值而不同地识别数据值。在二进制数据的情况下，将高电平定义为高电压，而将低电平定义为比高电平低的低电压。

参见图1，根据一个实施例的半导体器件可以包括驱动信号发生块100、感测放大器驱动块200、感测放大器300和存储单元400。在一个实施例中，可以将驱动信号发生块100和感测放大器驱动块200集体称作“感测放大器驱动器件”。

驱动信号发生块100可以产生多个上拉驱动信号SAP1到SAP3以及下拉驱动信号SAN。上拉驱动信号SAP1到SAP3以及下拉驱动信号SAN可以由驱动信号发生块100对应于电源电压VDD、电压修整信号VTRIM、频率修整信号FTRIM和时钟CLK而产生。可以根据激活信号、预充电信号、电源电压VDD、电压修整信号VTRIM、频率修整信号FTRIM和时钟CLK来将多个上拉驱动信号SAP1到SAP3以及下拉驱动单元SAN在相应的预定时段内使能。激活信号可以是从施加激活命令的时间点开始的预定时间之后被使能到低电平的信号。

感测放大器驱动块200根据上拉驱动信号SAP1、SAP2和SAP3以及下拉驱动信号SAN而供应电源给与感测放大器300耦接的上拉电源线RTO。感测放大器驱动块200根据上拉驱动信号SAP1、SAP2和SAP3以及下拉驱动信号SAN而供应电源给与感测放大器300耦接的下拉电源线SB。感测放大器驱动块200控制过驱动操作和后过驱动(POD)操作。

感测放大器驱动块200响应于上拉驱动信号SAP1到SAP3而将上拉电源线RTO驱动到电源电压VDD(第一上拉电压)的电平、内核电压VCORE(第二上拉电压)的电平以及比电源电压VDD高的后过驱动电压VDD_POD(第三上拉电压)的电平。

在一个实施例中，驱动信号发生块100可以对应于电源电压VDD而选择性地控制是否使能控制后过驱动电压VDD_POD的上拉驱动信号SAP3。例如，在其中电源电压VDD像高电压电平一样足够高的例子中，驱动信号发生块100禁止上拉驱动信号SAP3，从而不将后过驱动电压VDD_POD供应给上拉电源线RTO。

感测放大器驱动块200响应于下拉驱动信号SAN而将下拉驱动电源线SB驱动到地电压VSS的电平。感测放大器驱动块200响应于预充电信号BLEQ而将上拉电源线RTO和下拉电源线SB预充电到平衡电压VBLEQ的电平。

感测放大器300根据施加到上拉电源线RTO和下拉电源线SB的驱动电源而操作。这样的感测放大器300感测并放大通过位线对BL和BLB而从存储单元400施加的数据，以及将放大的数据输出给感测线。

当字线WL使能时，存储单元400可以将从位线对BL和BLB施加的数据储存或通过位线对BL和BLB而将储存的数据输出到感测放大器300。

存储单元400的单位单元可以包括一个开关元件T和一个电容器C。开关元件T耦接在位线BL和电容器C之间，以及根据字线WL而选择性地执行开关操作。电容器C耦接在单元极板电压端子与开关元件T之间，并储存数据。如果字线WL使能，则开关元件T导通，而将从位线BL施加的数据储存在电容器C中。

在一个具有上述的配置的实施例中，在激活模式中，将内核电压VCORE供应给上拉电源线RTO而将地电压VSS供应给下拉电源线SB。相反地，在过驱动模式中，对于预定初始时段，将比内核电压VCORE高的电源电压VDD供应给上拉电源线RTO。在后过驱动模式中，对于预定的最后时段，将比电源电压VDD高的后过驱动电压VDD_POD供应给上拉电源线RTO。

在一个实施例中，在预充电模式中禁止存储单元400之后，将具有位线预充电电压的电平的平衡电压VBLEQ供应给上拉电源线RTO和下拉电源线SB。

根据一个实施例的半导体器件可以在位线对BL和BLB的演变时段期间执行过驱动操作以增加tRCD(RAS到CAS延迟时间)。在根据一个实施例的半导体器件中，感测放大器驱动器件在禁止字线WL之前(在禁止存储单元400的时间点之前)的后过驱动时段期间执行后过驱动操作。后过驱动时段可以定义为在预充电时段之前禁止存储单元400的字线WL之前的预定时段。

例如，假定高电平数据储存在存储单元400中，而感测放大器300将高电平数据放大并将放大的数据传送给存储单元400。通过具有比电源电压VDD高的电平的后过驱动电压VDD_POD以及地电压VSS而将数据传送给存储单元400直到刚要禁止存储单元400之前。因此，在存储单元400被禁止的状态中的数据保持时间增加。

在写入模式中，存储单元400使能，通过感测线而将写入数据传送到位线对BL和BLB。感测放大器300感测并放大位线对BL和BLB的写入数据，以及将放大的写入数据传送给存储单元400。

例如，假定高电平的写入数据被传送给存储单元400。感测放大器300通过内核电压VCORE而将写入数据传送给存储单元400。

其后，通过具有比电源电压VDD高的电平的后过驱动电压VDD_POD和地电压VSS而将数据传送给存储单元400直到在预充电模式中刚要禁止存储单元之前。基于这个事实，时间tWR(施加写入命令的时间点之后可以在此期间施加预充电命令的时间)可以缩短。具体地，在存储单元400被禁止的情况下增加了保持数据的时间。

存储单元400被使能的事实表示单元晶体管T通过经由字线WL传送的控制电压而导通且单元电容器C以及正极位线BL电耦接。同样，存储单元400被禁止的事实表示单元晶体管T关断。

半导体器件可以通过激活命令、预充电命令、写入命令等而进入对应的操作模式。总体而言，从施加命令信号的时间点开始的预定时间之后基本上进入对应的操作模式。

而且，在半导体器件中，随着在激活命令和预充电命令之间施加写入命令或读取命令，可以执行数据写入操作或数据读取操作。

图2是图示图1中图示的驱动信号发生块100的例示的电路图。

驱动信号发生块100可以包括过驱动驱动信号发生单元110、电源驱动信号发生单元120和后过驱动(POD)驱动信号发生单元130。驱动信号发生块100可以包括POD控制单元140、组合单元160和驱动信号发生单元170。

过驱动驱动信号发生单元110可以对应于感测放大器激活信号而产生用于控制过驱动操作的上拉驱动信号SAP1。电源驱动信号发生单元120可以对应于感测放大器激活信号而产生用于控制正常操作的上拉驱动信号SAP2。POD驱动信号发生单元130可以对应于感测放大器激活信号而产生用于控制后过驱动操作的驱动信号SAP3_PRE。驱动信号发生单元170可以对应于感测放大器激活信号而产生用于控制正常操作的下拉驱动信号SAN。

POD控制单元140可以对应于电源电压VDD、电压修整信号VTRIM、频率修整信号FTRIM和时钟CLK而输出POD控制信号POD_OFF。这样的POD控制单元140感测电源电压VDD的电平，以及在高电压电平的例子中将用于中断POD操作的POD控制信号POD_OFF使能。

组合单元160组合驱动信号SAP3_PRE和POD控制信号POD_OFF，以及选择性地使能上拉驱动信号SAP3。在其中驱动信号SAP3_PRE以及POD控制信号POD_OFF的反相信号中的至少任意一个是低电平的例子中组合单元160禁止上拉驱动信号SAP3。

这样的组合单元160可以包括(例如但不限于)：反相器IV1和“与门”AND1。与门AND1对驱动信号SAP3_PRE以及POD控制信号POD_OFF的反相信号执行与逻辑函数。POD控制信号POD_OFF的反相信号是在反相器IV1接收POD控制信号POD_OFF、将POD控制信号POD_OFF反相、以及将POD控制信号POD_OFF的反相信号输出之后产生的。

图3是图示图1中图示的感测放大器驱动块200的例示的电路图。

感测放大器驱动块200可以包括预充电驱动单元210、上拉驱动单元220到240，以及下拉驱动单元250。

在预充电模式中时，预充电驱动单元210可以根据预充电信号BLEQ而供应平衡电压VBLEQ给上拉电源线RTO和下拉电源线SB。这样的预充电驱动单元210可以包括(例如但不限于)多个NMOS晶体管N1到N3。NMOS晶体管N1到N3的栅极端子可以共同耦接。

NMOS晶体管N1可以耦接在平衡电压VBLEQ的施加端子和上拉电源线RTO之间。NMOS晶体管N2可以耦接在平衡电压VBLEQ的施加端子和下拉电源线SB之间。NMOS晶体管N3可以耦接在上拉电源线RTO和下拉电源线SB之间。

在过驱动时段期间，当上拉驱动信号SAP1使能时，上拉驱动单元220将电源电压VDD(是过驱动电压)供应给上拉电源线RTO。这样的上拉驱动单元220可以包括(例如但不限于)NMOS晶体管N4。NMOS晶体管N4可以耦接在电源电压VDD的施加端子和上拉电源线RTO之间，以及可以通过其栅极端子而施加上拉驱动信号SAP1。

在激活时段期间，当上拉驱动信号SAP2使能时，上拉驱动单元230供应内核电压VCORE给上拉电源线RTO。这样的上拉驱动单元230可以包括(例如但不限于)NMOS晶体管N5。NMOS晶体管N5可以耦接在内核电压VCORE和上拉电源线RTO的施加端子之间，以及可以通过其栅极端子而施加上拉驱动信号SAP2。

在后过驱动时段期间，当上拉驱动信号SAP3使能时，上拉驱动单元240供应POD电压VDD_POD给上拉电源线RTO。这样的上拉驱动单元240可以包括(例如但不限于)NMOS晶体管N6。NMOS晶体管N6可以耦接在POD电压VDD_POD的施加端子和上拉电源线RTO之间，以及可以通过其栅极端子而施加上拉驱动信号SAP3。

在激活时段期间，当下拉驱动信号SAN使能时，下拉驱动单元250供应地电压VSS给下拉电源线SB。这样的下拉驱动单元250可以包括(例如，但不限于)NMOS晶体管N7。NNOS晶体管N7可以耦接在地电压VSS的施加端子和下拉电源线SB之间，以及可以通过其栅极端子而施加下拉驱动信号SAN。

图4是用于图3中图示的感测放大器驱动块200的操作波形图的例示。

在过驱动操作模式中，如果上拉驱动信号SAP1使能，则上拉驱动单元220操作。在过驱动操作时段期间，电源电压VDD施加到上拉电源线RTO。

在正常激活操作模式中，如果上拉驱动信号SAP2使能，则上拉驱动单元230操作。在正常操作时段期间，内核电压VCORE施加到上拉电源线RTO。

在后过驱动操作模式中，如果上拉驱动信号SAP3使能，则上拉驱动单元240操作。在POD操作时段期间，比电源电压VDD高的POD电压施加到上拉电源线RTO。

图5是图示图2中图示的后过驱动控制单元140的例示的配置图。

后过驱动控制单元140可以包括参考电压发生部141、电源噪声去除部142和电压比较部146。

参考电压发生部141对应于电源电压VDD和电压修整信号VTRIM而将参考电压VREFDD输出给电压比较部146。参考电压发生部141可以通过电压修整信号VTRIM[n:1]而在特定范围之内修整参考电压VREFDD的电平。例如，参考电压发生部141可以通过来自外部的电压修整信号VTRIM[n:1]而改变参考电压VREFDD以将用于施加POD的电源电压VDD设定为最优值。

电源噪声去除部142对应于电源电压VDD、频率修整信号FTRIM和时钟CLK而将滤波电源电压VDD_LPF以及更新信号UPDATE输出给电压比较部146。

这样的电源噪声去除部142可以包括低通滤波器143、分频器144和更新器145。

低通滤波器143去除来自电源电压VDD的电平的噪声，以及产生滤波电源电压VDD_LPF。例如，低通滤波器143从电源电压VDD去除突变特性，并将电源电压VDD减缓到缓变的电压波形。低通滤波器143可以通过频率修整信号FTRIM[n:1]而在特定范围之内修整滤波电源电压VDD_LPF的时变(time-dependent change)特性(频率特性)。频率修整信号FTRIM[n:1]可以是用于确定电源噪声去除部142的频率特性的信号。

分频器144将时钟CLK分频，并将分频时钟CLK_DIV输出给更新器145。在其中滤波电源电压VDD_LPF的时变是快速的例子中，可以通过控制分频时钟CLK_DIV而将时钟频率控制为快速。相反地，在其中滤波电源电压VDD_LPF的时变是缓慢的例子中，可以通过控制分频时钟CLK_DIV而将时钟频率控制为缓慢，从而可以降低功率消耗。

分频器144可以通过频率修整信号FTRIM[n:1]而在特定的范围内修整分频时钟CLK_DIV。例如，分频器144可以通过来自外部的频率修整信号FTRIM[n:1]而改变分频时钟CLK_DIV的频率以将用于施加POD的时钟CLK设定为最优值。

更新器145同步于分频时钟CLK_DIV而将用于控制电压比较部146的更新信号UPDATE输出给电压比较部146。例如，更新器145产生用于更新是否执行POD操作的更新信号UPDATE作为脉冲信号，以及将产生的脉冲信号输出给电压比较部146。

电压比较部146将参考电压VREFDD与滤波电源电压VDD_LPF相比较并锁存，以及输出POD控制信号POD_OFF。电压比较部146仅在其中更新信号UPDATE是高电平的时段期间更新是否执行POD操作，从而不执行不必要的更新操作。

例如，在其中滤波电源电压VDD_LPF是比参考电压VREFDD高的电平的例子中，电压比较部146使能POD控制信号POD_OFF。相反地，在其中滤波电源电压VDD_LPF是比参考电压VREFDD低的电平的例子中，电压比较部146禁止POD控制信号POD_OFF。电压比较部146同步于更新信号UPDATE的时钟而控制POD信号POD_OFF的输出。

下面将参照图6的操作波形图来描述图5中的具有上述配置的过驱动控制单元140。

参考电压发生部141对应于电源电压VDD而产生参考电压VREFDD，以及将参考电压VREFDD输出给电压比较部146。低通滤波器143去除来自电源电压VDD的噪声，以及将滤波电源电压VDD_LPF输出给电压比较部146。

分频器144将时钟CLK分频，产生具有特定循环的分频时钟CLK_DIV，以及将分频时钟CLK_DIV输出给更新器145。分频器144可以通过以4个时钟为单位或以8个时钟为单位而将时钟CLK分频来输出分频时钟CLK_DIV，而不具体限定分频单位。更新器145产生从分频时钟CLK_DIV转变到高电平的时间点开始在特定时段内被使能到高电平的脉冲信号作为更新信号UPDATE。

在其中更新信号UPADATE是高电平的脉冲时段期间，电压比较部146将参考电压VREFDD与滤波电源电压VDD_LPF相比较，并控制POD控制信号POD_OFF的使能状态。电压比较部146锁存POD控制信号POD_OFF直到另一个更新信号UPDATE被使能到高电平。

例如，在其中更新信号UPDATE是高电平的脉冲时段期间，在其中滤波电源电压VDD_LPF是比参考电压VREFDD高的电平的例子中，电压比较部146将POD控制信号POD_OFF输出为高电平。在其中滤波电源电压VDD_LPF是比参考电压VREFDD高的电平的例子中，由于其意味着电源电压VDD上升到了目标高电压电平，故没有必要执行后过驱动(POD)操作。

在其中POD控制信号POD_OFF是高电平的例子中，反相器IV1的输出变成低电平。然后，无论驱动信号SAP3_PRE的电平是什么，组合单元160都禁止上拉驱动信号SAP3。在这个例子中，上拉驱动单元240被关断，且即便在后过驱动(POD)时段期间也不供应POD电压VDD_POD给上拉电源线RTO。根据这个事实，在其中电源电压VDD的电平足够高的状态中不执行后过驱动(POD)操作，由此可能降低不必要的功率消耗。

图7是图示图2中图示的后过驱动控制单元140_1的示例的配置图。

后过驱动控制单元140_1可以包括参考电压发生部147、分压器148和电压比较部149。后过驱动控制单元140_1可以包括更新器150和低通滤波器151。图5中的低通滤波器143在一个实施例中通常可以由电阻器和电容器实现。配置为电容器和电阻器的低通滤波器143占据较大的面积。为了降低由配置为电容器和电阻器的低通滤波器所占据的面积，可以在一个实施例中使用数字低通滤波器。例如，如图7中图示的低通滤波器151可以在一个实施例中数字地实现。

参考电压发生部147对应于电源电压VDD和电压修整信号VTRIM而将参考电压VREFDD输出给电压比较部149。参考电压发生部147可以通过电压修整信号VTRIM[n:1]而在特定的范围之内修整参考电压VREFDD的电平。例如，参考电压发生部147可以通过来自外部的电压修整信号VTRIM[n:1]来改变参考电压VREFDD以将用于施加POD的电源电压VDD设定为最优值。分压器148将电源电压VDD分压，并将分电压VDD_DIV输出给电压比较部149。

电压比较部149将参考电压VREFDD与分电压VDD_DIV相比较，并输出控制信号POD_OFF_PRE。电压比较部149仅在其中更新信号UPDATE是高电平的时段期间更新是否执行POD操作，从而不执行不必要的更新操作。

例如，在其中分电压VDD_DIV是高于参考电压VREFDD的电平的例子中，电压比较部149可以使能控制信号POD_OFF_PRE。相反地，在其中分电压VDD_DIV是低于参考电压VREFDD的电平的例子中，电压比较部149可以禁止控制信号POD_OFF_PRE。电压比较部149同步于更新信号UPDATE的时钟而控制控制信号POD_OFF_PRE的输出。

更新器150将更新信号UPDATE输出给电压比较部149。更新器150可以同步于时钟CLK而输出用于控制电压比较部149的更新信号UPDATE。例如，更新器150产生用于更新是否执行POD操作的更新信号UPDATE作为脉冲信号，以及将产生的脉冲信号输出给电压比较部149。

低通滤波器151可以去除来自控制信号POD_OFF_PRE的噪声，以及产生滤波POD控制信号POD_OFF。低通滤波器151可以通过频率修整信号FTRIM[n:1]来在特定范围之内修整POD控制信号POD_OFF的电平。例如，低通滤波器151可以通过来自外部的频率修整信号FTRIM[n:1]来改变POD控制信号POD_OFF的频率以将用于施加POD的时钟CLK设定为最优值。

下面将参照图8中的操作波形图来描述用于图7中的具有上述配置的后过驱动控制单元140_1的操作过程的例子。

参考电压发生部147对应于电源电压VDD而产生参考电压VREFDD，以及将参考电压VREFDD输出给电压比较部149。分压器148将电源电压VDD分压，以及将分电压VDD_DIV输出给电压比较部149。

更新器150产生从时钟CLK转变到高电平的时间点开始在特定时段内被使能到高电平的脉冲信号作为更新信号UPDATE，以及将更新信号UPDATE输出给电压比较部149。

电压比较部149在其中更新信号UPDATE是高电平的脉冲时段期间将参考电压VREFDD与分电压VDD_DIV相比较，以及将控制信号POD_OFF_PRE输出给低通滤波器151。

例如，在其中更新信号UPDATE是高电平的脉冲时段期间，在其中分电压VDD_DIV是高于参考电压VREFDD的电平的例子中，电压比较部149将控制信号POD_OFF_PRE输出为高电平。电压比较部149锁存控制信号POD_OFF_PRE直到另一个更新信号UPDATE被使能到高电平。在其中分电压VDD_DIV是比参考电压VREFDD高的电平的例子中，由于其意味着电源电压VDD上升到目标高电压电平，故没有必要执行后过驱动(POD)操作。

相反地，在其中更新信号UPDATE是高电平的脉冲时段期间，在其中分电压VDD_DIV是低于参考电压VREFDD的电平的例子中，电压比较部149将控制信号POD_OFF_PRE输出为低电平。在其中分电压VDD_DIV是比参考电压VREFDD低的电平的例子中，由于其意味着电源电压VDD是低电压电平，故有必要执行后过驱动(POD)操作。

低通滤波器151去除来自控制信号POD_OFF_PRE的噪声，以及输出滤波POD控制信号POD_OFF。在一个实施例中，低通滤波器151可以通过数字地滤波控制信号POD_OFF_PRE来控制POD控制信号POD_OFF的逻辑态。而且，在其中低通滤波器151作为数字滤波器而实现的例子中，可以减小滤波器的面积。

例如，通过累加在N个时钟循环期间控制信号POD_OFF_PRE的逻辑态为“1”的数目(例如，N＝4，然而，N可以是任意大于0的整数)，可以控制POD控制信号POD_OFF的逻辑态。如果控制信号POD_OFF_PRE的逻辑态“1”的数目大于N/2，则将POD控制信号POD_OFF输出为高电平。相反地，如果控制信号POD_OFF_PRE的逻辑态“1”的数目小于或等于N/2，则将POD控制信号POD_OFF输出为低电平。

在图8中的时序图中，由于控制信号POD_OFF_PRE的逻辑态“1”的数目是“3”且大于N/2(例如，N＝4，然而，N可以是任意大于0的整数)，则可以将POD控制信号POD_OFF输出为高电平，从而不执行后过驱动操作。

换言之，在其中滤波POD控制信号POD_OFF是高电平的例子中，反相器IV1的输出变成低电平。然后，无论驱动信号SAP3_PRE的电平是什么，组合单元160都禁止上拉驱动信号SAP3。在这个例子中，上拉驱动单元240被关断，且即便在后过驱动(POD)时段期间也不供应POD电压VDD_POD给上拉电源线RTO。根据这个事实，在其中电源电压VDD的电平足够高的状态中，不执行后过驱动操作，由此可能降低不必要的功率消耗。

上面讨论的(参见图1至8)半导体器件和/或感测放大器驱动器件在存储器件、处理器和计算系统的设计中尤其有用。例如，参见图9，图示了使用根据各种实施例的半导体器件和/或感测放大器驱动器件的系统的框图，并总体上由附图标记1000指定。系统1000可以包括一个或更多个处理器(即处理机)或中央处理单元(CPU)1100。处理器(即CPU)1100可以单独使用或与其他处理器(即CPU)组合使用。虽然将主要用单数来提及处理器(即CPU)1100，本领域技术人员将理解，可以实施具有任意数目的物理处理器或逻辑处理器(即CPU)的系统。

芯片组1150可以可操作地耦接到处理器(即CPU)1100。芯片组1150是用于处理器(即CPU)与系统1000的其他部件之间的信号的通信路径。系统的其他部件可以包括存储控制器1200、输入/输出(I/O)总线1250和盘驱动器控制器1300。依赖于系统的配置，若干不同信号中的任意一个可以经由芯片组1150而传送，而本领域技术人员将明白，贯穿系统1000的信号的路径可以轻松调整而不改变系统的基本性质。

如上所述，存储控制器1200可以可操作地耦接到芯片组1150。存储控制器1200可以包括如上面参照图1到图8所讨论的半导体器件和/或感测放大器驱动器件中的至少一个。因此，存储控制器1200可以经由芯片组1150而接收由处理器(即CPU)1100提供的请求。在可选实施例中，存储控制器1200可以集成在芯片组1150中。存储控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上面关联于图1到图8所讨论的半导体器件和/或感测放大器驱动器件中的至少一个，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，所述若干工业标准存储器类型包括但不限于：单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。而且，存储器件1350可以通过同时储存指令和数据来辅助外部数据储存设备的安全移除。

芯片组1150也可以耦接到I/O总线1250。I/O总线1250可以充当从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括(例如，但不限于)：鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以集成在芯片组1150中。

盘驱动器控制器1300可以可操作地耦接到芯片组1150。盘驱动器控制器1300可以充当芯片组1150和一个内部盘驱动器1450或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过同时储存指令和数据来辅助外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任意类型的通信协议来相互通信或与芯片组1150通信，所述通信协议包括(例如，但不限于)上面关于I/O总线1250而提到的所有通信协议。

重要的是要注意，上面关联于图9描述的系统1000仅是使用如上面关联于图1到图8所讨论的半导体器件和/或感测放大器驱动器件的系统的一个例子。在可选实施例如移动电话或数字相机中，部件可能与图9中图示的实施例不同。

已经描述了各种实施例。作为参考，可以例示包括额外的不直接关联描述的技术主旨的构件的实施例以进一步描述构思。再者，用于指示信号的激活状态的高态有效配置或低态有效配置以及电路可以根据实施例而变化。晶体管的配置可以随着场合的需求而变化以实现相同的功能。例如，PMOS晶体管和NMOS晶体管的配置可以相互取代，以及随着场合的需求，可以使用各种晶体管。由于这些电路的变化具有大量数目的例子且可以由本领域技术人员轻松地推断出，故本文中将省略对其的列举。

虽然上面已经描述了各种实施例，但对于本领域技术人员将理解，描述的实施例仅作为示例。相应地，本文中描述的感测放大器驱动器件以及包括该感测放大器驱动器件的半导体器件不应局限于描述的实施例。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种感测放大器驱动器件，包括：

感测放大器驱动块，被配置以对应于上拉驱动信号而在后过驱动操作时段期间将后过驱动电压供应给耦接到感测放大器的上拉电源线，所述后过驱动电压被供应给所述感测放大器；以及

驱动信号发生块，被配置以将由电压修整信号设定的参考电压与电源电压的电平相比较，并产生用于控制是否执行后过驱动操作的所述上拉驱动信号。

技术方案2.根据技术方案1所述的感测放大器驱动器件，其中，所述驱动信号发生块包括：

后过驱动驱动信号发生单元，被配置以产生用于控制所述后过驱动操作的驱动信号；

后过驱动控制单元，被配置以将所述电源电压的电平与所述参考电压相比较，并产生用于控制是否执行所述后过驱动操作的后过驱动控制信号；以及

组合单元，被配置以组合所述驱动信号和所述后过驱动控制信号，并输出所述上拉驱动信号。

技术方案3.根据技术方案2所述的感测放大器驱动器件，其中，所述后过驱动控制单元包括：

参考电压发生部，被配置以根据所述电压修整信号而修整所述电源电压，并产生所述参考电压；

电源噪声去除部，被配置以通过将所述电源电压滤波而产生滤波电源电压，并对应于时钟而输出用于更新所述后过驱动操作的更新信号；以及

电压比较部，被配置以在所述更新信号被使能时将所述参考电压与所述滤波电源电压相比较，并输出所述后过驱动控制信号。

技术方案4.根据技术方案3所述的感测放大器驱动器件，其中，所述电源噪声去除部包括：

低通滤波器，被配置以将所述电源电压滤波，并输出所述滤波电源电压；

分频器，被配置以将所述时钟分频，并产生分频时钟；以及

更新器，被配置以对应于所述分频时钟而输出具有特定脉冲时段的所述更新信号。

技术方案5.根据技术方案4所述的感测放大器驱动器件，其中，所述更新信号是在从所述分频时钟转变到高电平的时间点开始的所述特定脉冲时段期间被使能到高电平的信号。

技术方案6.根据技术方案4所述的感测放大器驱动器件，

其中，所述低通滤波器根据频率修整信号而修整所述滤波电源电压的时变特性，以及

其中，所述分频器根据所述频率修整信号而修整所述分频时钟的时变特性。

技术方案7.根据技术方案3所述的感测放大器驱动器件，其中，在所述更新信号的使能时段期间，当所述滤波电源电压比所述参考电压高时，所述电压比较部锁存并输出所述后过驱动控制信号为高电平。

技术方案8.根据技术方案2所述的感测放大器驱动器件，其中，所述后过驱动控制单元包括：

参考电压发生部，被配置以根据所述电压修整信号来修整所述电源电压，并产生所述参考电压；

分压器，被配置以将所述电源电压分压，并输出分电压；

更新器，被配置以对应于时钟而输出具有特定脉冲时段的更新信号；

电压比较部，被配置以在所述更新信号被使能时将所述参考电压与所述分电压相比较，并输出控制信号；以及

低通滤波器，被配置以将所述控制信号滤波，并输出所述后过驱动控制信号，其中，所述低通滤波器根据频率修整信号而修整所述后过驱动控制信号的电平。

技术方案9.根据技术方案8所述的感测放大器驱动器件，其中，所述更新信号是在从所述时钟转变到高电平的时间点开始的所述特定脉冲时段期间被使能到高电平的信号。

技术方案10.根据技术方案8所述的感测放大器驱动器件，

其中，所述低通滤波器通过累加N个时钟循环期间所述控制信号的逻辑态“1”的数目而控制所述后过驱动控制信号的逻辑态，

其中，N是大于0的整数。

技术方案11.根据技术方案10所述的感测放大器驱动器件，

其中，当所述控制信号的逻辑态“1”的数目大于N/2时，所述低通滤波器将后过驱动控制信号输出为高电平，

其中，N/2是将时钟循环的数目除以2后的值，以及

其中，当所述控制信号的逻辑态“1”的数目小于或等于N/2时，所述低通滤波器将所述后过驱动控制信号输出为低电平。

技术方案12.根据技术方案2所述的感测放大器驱动器件，其中，当所述后过驱动控制信号的反相信号与所述驱动信号中的至少任意一个是低电平时，所述组合单元将所述上拉驱动信号输出为低电平。

技术方案13.根据技术方案1所述的感测放大器驱动器件，其中，所述后过驱动电压具有比所述电源电压高的电平。

技术方案14.根据技术方案1所述的感测放大器驱动器件，

其中，所述感测放大器驱动块包括由所述上拉驱动信号驱动的上拉驱动单元，以及将所述后过驱动电压供应给所述上拉电源线，以及

其中，当所述电源电压的电平高于所述参考电压时，禁止所述上拉驱动信号，且中断所述后过驱动电压的供应。

技术方案15.根据技术方案1所述的感测放大器驱动器件，其中，所述感测放大器驱动块还包括：

预充电驱动单元，被配置以预充电所述感测放大器的所述上拉电源线和下拉电源线；

第一上拉驱动单元，被配置以在过驱动时段期间对应于第一上拉驱动信号而将所述电源电压供应给所述上拉电源线；

第二上拉驱动单元，被配置以在正常操作时段期间对应于第二上拉驱动信号而将内核电压供应给所述上拉电源线；以及

下拉驱动单元，被配置以对应于下拉驱动信号而将地电压供应给所述下拉电源线。

技术方案16.根据技术方案2所述的感测放大器驱动器件，其中，所述驱动信号发生块还包括：

电源驱动信号发生单元，被配置以产生用于控制正常操作的另一个上拉驱动信号；

后过驱动驱动信号发生单元，被配置以产生用于控制所述后过驱动操作的驱动信号；以及

驱动信号发生单元，被配置以产生用于控制所述正常操作的下拉驱动信号。

技术方案17.一种半导体器件，包括：

感测放大器，被配置以根据施加到上拉电源线和下拉电源线的电压来感测和放大数据；以及

感测放大器驱动器件，被配置以：将由电压修整信号设定的参考电压与电源电压的电平相比较，产生用于控制是否执行后过驱动操作的上拉驱动信号，以及对应于所述上拉驱动信号而在后过驱动操作时段期间选择性地将后过驱动电压供应给所述上拉电源线。

技术方案18.根据技术方案17所述的半导体器件，其中，在所述感测放大器驱动器件中，当所述电源电压的电平高于所述参考电压时，禁止所述上拉驱动信号，且中断所述后过驱动电压的供应。

技术方案19.根据技术方案18所述的半导体器件，其中，所述感测放大器驱动器件包括：

参考电压发生部，被配置以根据所述电压修整信号来修整所述电源电压，并产生所述参考电压；

低通滤波器，被配置以将所述电源电压滤波，并输出滤波电源电压；

分频器，被配置以将时钟分频，并产生分频时钟；

更新器，被配置以对应于所述分频时钟而输出具有特定脉冲时段的更新信号；以及

电压比较部，被配置以当所述更新信号被使能时将所述参考电压与所述滤波电源电压相比较，并输出用于控制所述上拉驱动信号的后过驱动控制信号。

技术方案20.根据技术方案18所述的半导体器件，其中，所述感测放大器驱动器件包括：

参考电压发生部，被配置以根据所述电压修整信号来修整所述电源电压，并产生所述参考电压；

分压器，被配置以将所述电源电压分压，并输出分电压；

更新器，被配置以对应于时钟而输出具有特定脉冲时段的更新信号；

电压比较部，被配置以在所述更新信号被使能时将所述参考电压与所述分电压相比较，并输出控制信号；以及

低通滤波器，被配置以将所述控制信号滤波，并输出用于控制所述上拉驱动信号的后过驱动控制信号。