具有基于混合几何形状的有源区的非平面半导体器件

摘要

描述了具有基于混合几何形状的有源区的非平面半导体器件。例如，半导体器件包括混合沟道区，所述混合沟道区包括设置在欧米伽‑FET部分上方的纳米线部分，所述欧米伽‑FET部分设置在鳍式‑FET部分上方。栅极叠置体设置在所述混合沟道区的暴露表面上。所述栅极叠置体包括栅极电介质层和设置在栅极电介质层上的栅极电极。源极区和漏极区设置在所述混合沟道区的两侧上。

说明书

技术领域

本发明的实施例属于半导体器件的领域，并且具体而言，属于具有基于混合几何形状的有源区的非平面半导体器件的领域。

背景技术

对于过去的几十年而言，集成电路的特征的缩放已经成为了持续增长的半导体工业背后的推动力。缩放到越来越小的特征实现了半导体芯片的有限基板面(real estate)上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上含有更大数量的存储器或逻辑器件，从而为产品的制作提供增大的容量。然而，对不断增大的容量的驱动并不是没有问题的。对每个器件的性能进行优化的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸的持续缩小，诸如三栅极晶体管等多栅极晶体管或诸如纳米线等栅极全包围器件变得越来越占据主导地位。人们已经尝试了很多不同的技术来降低这种晶体管的沟道或外部电阻。但是，在沟道或外部电阻抑制领域仍然需要重大改进。而且，人们还尝试了很多不同的技术来用诸如SiGe、Ge以及III-V材料等非Si沟道材料来制造器件。但是，仍需要显著的工艺改进以将这些材料集成到Si晶片上。

附图说明

图1示出了沿多线半导体器件的沟道区截取的现有技术释放蚀刻工艺的截面视图。

图2示出了根据本发明的实施例的沿多线半导体器件的沟道区截取的释放蚀刻工艺的截面视图。

图3是描绘根据本发明的实施例的各种可获得的基于混合几何形状的有源区的截面视图的表格，其中，所述有源区是使用释放蚀刻形成的，在该表格中沿横轴和纵轴列举了对所述混合几何形状有贡献的器件类型。

图4A示出了根据本发明的实施例的具有基于混合几何形状的有源区的基于纳米线的半导体结构的三维截面视图。

图4B示出了根据本发明的实施例的沿a-a'轴截取的图4A的基于纳米线的半导体结构的截面沟道视图。

图4C示出了根据本发明的实施例的沿b-b'轴截取的图4A的基于纳米线的半导体结构的截面间隔体视图。

图5A-5E示出了根据本发明的实施例的代表在制作具有基于混合几何形状的有源区的半导体结构的方法中的各种操作的三维截面视图。

图6示出了根据本发明的一种实施方式的计算装置。

具体实施方式

描述了具有基于混合几何形状的有源区的非平面半导体器件。在下述说明中，阐述了很多具体细节，例如具体的集成和材料体系，从而提供对本发明的实施例的透彻理解。对于本领域技术人员而言，显然可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，未描述诸如集成电路设计布局等公知的特征，以避免不必要地使本发明的实施例难以理解。此外，应当理解附图所示的各种实施例只是说明性的表示，并且未必是按比例绘制的。

文中描述的一个或多个实施例涉及纳米线—三栅极—欧米伽场效应晶体管(FET)混合MOS晶体管。这种器件的有源区的混合几何形状包括鳍式FET几何形状、纳米线几何形状或三栅极几何形状所贡献的或者受这些几何形状支配的几何形状。

总的来说，描述了利用纳米线架构、三栅极架构或欧米伽FET架构中的两者的混合贡献的新型器件结构。一个或多个实施例包括使用这种混合有源区的器件，所述器件具有降低的外部电阻(Rext)和电容，如在其它情况下针对完全形成的纳米线型晶体管所观测到的结果。此外，实现了改进的短沟道效应(例如，降低的泄漏)，如在其它情况下针对三栅极器件所观测到的结果。因而，文中描述了以最优的结构为目标的半导体器件制造方案，所述最优的结构用于将三栅极晶体管、欧米伽FET晶体管和线晶体管的优点结合到单个器件中。一个或多个实施例可以适用于高性能、低泄漏逻辑互补金属氧化物半导体(CMOS)器件。

更具体而言，文中描述的一个或多个实施例涉及用于形成含有硅(Si)的非平面架构的方案。例如，在实施例中，文中描述的一个或多个器件的特征可以为基于Si的器件、基于纳米带的器件、基于纳米线的器件、非平面晶体管、欧米伽-FET、基于三栅极的器件、多栅极器件或者它们的组合。更具体而言，一个或多个实施例涉及从SiGe/Si多层叠置体中执行完全或者部分释放含有Si的特征。

为了提供背景，图1示出了沿多线半导体器件的沟道区截取的现有技术释放蚀刻工艺的截面视图。参考图1，在衬底106上方形成具有多个牺牲层102和基于硅的纳米线结构104的半导体叠置体100的沟道切块(channelcut)。在有选择地蚀刻来去除牺牲层102以提供被释放的叠置体110时，在因高选择性而对纳米线结构104进行蚀刻的基础上形成沟道区。在图1所示的具体情况中，在释放蚀刻期间实质上保留了具有方形拐角的矩形纳米线结构104，以留下具有方形拐角的被释放的矩形纳米线结构104。

相反，根据本发明的实施例，通过利用可变的牺牲外延层来形成混合几何形状结构。例如，可以通过从Si/SiGe/Si/SiGe开始制成单线/欧米伽/鳍状物混合结构，其中，外延SiGe层具有不同的相对Ge浓度。作为示例，图2示出了根据本发明的实施例的沿多线半导体器件的沟道区截取的释放蚀刻工艺的截面视图。

参考图2，半导体叠置体200的沟道切块具有形成于衬底210上方的第一牺牲层202、第一硅层204、第二牺牲层206和第二硅层208。与第二牺牲层206相比，第一牺牲层202具有更接近硅的成分。例如，在一个实施例中，第一牺牲层202由20％的锗和80％的硅构成，而第二牺牲层206由30％的锗和70％的硅构成。因而，参考所产生的结构250，在应用相对于硅更有利于锗的蚀刻时，第二牺牲层206的蚀刻比第一牺牲层202快。此外，当在完全去除了第二牺牲层206之后但在完全去除第一牺牲层202之前终止选择性蚀刻时，能够在最终的沟道区叠置体中保留第二牺牲层206的部分252。在图2所述的特定示例中，硅层208在释放时形成了纳米线沟道部分。硅层204和第二牺牲层206的部分252形成了欧米伽FET部分。而且，就体块硅衬底210而言，衬底210的突出部分形成了鳍式-FET或三栅极部分。

再次参考图2，在示例性实施例中，释放层202和206由硅锗构成。应当认识到，尽管在上文中被分别描述为基于20％的Ge的SiGe和基于30％的Ge的SiGe，但是针对层202的Si_xGe_1-x和层206的Si_yGe_1-y(其中，x>y)的多种配对，可以实现上述选择性地蚀刻以去除一个层的全部而保留另一层的一部分。还应当认识到，可以使牺牲层202和206的位置反转，以便保留第二牺牲层206的一部分，而完全去除第一牺牲层202，并提供不同的混合几何形状。也可以使用提供类似的蚀刻差异化布置的其它叠置体。例如，在实施例中，可以使用III-V族材料的适当布置来替代上文描述的基于硅层和硅锗层的异质结构。

在实施例中，完全保留的层204和208以及可能的衬底210实质上由硅构成。可以使用术语硅、纯硅、实质上纯硅来描述由非常大量的硅构成(如果并非全部由硅构成)的硅材料。但是，应当理解，实际上，在存在硅锗释放层的情况下难以形成100％的纯硅，因而其可能包括非常小百分比的Ge。在Si的沉积过程中可能包含Ge作为不可避免的杂质或成分，或者Ge可能在沉积后处理期间在扩散时“污染”Si。因而，文中描述的涉及Si沟道部分的实施例可以包括含有相对较小的量(例如，“杂质”水平)的非Si原子或物类(例如Ge)的Si沟道部分。作为对照，包括硅锗释放层的保留的部分的有源区具有非常大量的锗，例如，该量足以提供相对于邻近的保留的“纯”硅特征的蚀刻选择性。

再次参考图2，在半导体材料层204和208为硅并且牺牲材料层202和206为硅锗的实施例中，可以使用湿法蚀刻剂有选择地去除牺牲材料层202和206，湿法蚀刻剂例如可以是但不限于羧酸/硝酸/HF水溶液以及柠檬酸/硝酸/HF水溶液。可以在相应层内包含的锗的相对量的基础上对牺牲材料层202和206的相对于彼此的完全或部分去除进行定制(tailor)。

再次参考图2，在实施例中，在硅衬底上形成第一牺牲层202、第一硅层204、第二牺牲层206和第二硅层208的叠置体。更具体而言，可以在硅衬底上形成各层的叠置体，之后对该叠置体进行蚀刻，其中，鳍状物图案化蚀刻部分地延伸到衬底部分中，以提供诸如图2左侧所示结构的结构。在其中要领会，可以使用除硅以外的衬底，例如但不限于锗、硅锗或者III-V衬底。在任何情况下，都可以将硅(或其它)衬底称为体块衬底，并且将由其形成的器件称为体块器件。图3描绘了这种器件的沟道区的示例。应当认识到，就体块器件而言，可以通过浅沟槽隔离(STI)区或底部栅极隔离(BGI)结构将接下来形成的永久性栅极叠置体与体块半导体衬底隔离。在其它实施例中，将全域绝缘层设置在衬底上的沟道层下方。下文描述的图4A-4C包括这种器件的示例。

如下文更详细描述的，可以使用释放层的受控蚀刻来获得沟道区的多种几何形状。基于这种沟道区的半导体器件可以是结合了栅极和一对源极/漏极区的半导体器件。在实施例中，半导体器件是MOS-FET。在一个实施例中，半导体器件是三维MOS-FET，并且其是隔离的器件或者是多个嵌套(nested)器件中的一个器件。对于典型的集成电路而言，应当认识到可以将N沟道晶体管和P沟道晶体管二者制造在单个衬底上，以形成CMOS集成电路。此外，可以制造额外的互连布线，以将这种器件集成到集成电路中。

根据本发明的实施例，之后外延层成分和底切蚀刻能够使得纳米线/三栅极/欧米伽FET部分中的一者或多者结合到单个器件中。可以利用混合结构来优化器件性能和功耗。器件沟道结构中的灵活性可以提供用于依据应用来优化器件的途径。作为示例，图3是描绘根据本发明的实施例的使用释放蚀刻而形成在对应的衬底302上方的多种可获得的基于混合几何形状的有源区的截面视图的表格300，在所述表格中沿横轴和纵轴列举了对所述混合几何形状有贡献的器件类型。

参考表格300，在实施例中，两个或更多释放层用于混合沟道区的形成，其中，释放层的其中之一具有不同于(多个)其它释放层的蚀刻速率(例如，通过具有较少的锗)。例如，鳍状物/欧米伽FET混合沟道区300C包括完全从第三硅部分308C上释放的第一和第二硅部分304C和306C。在第一和第二硅部分304C和306C之间保留硅锗释放层310C的部分。在另一个示例中，欧米伽FET/单线混合沟道区300E包括完全从第二硅部分306E释放的第一硅部分304E。在第二硅部分306E下方保留硅锗释放层310E的部分。在另一个示例中，欧米伽FET/多线混合沟道区300F包括完全从第二硅部分306F释放的第一硅部分304F，第二硅部分306F是完全从第三硅部分308F释放的。在第三硅部分308F下保留硅锗释放层310F的部分。在另一个示例中，线/欧米伽FET混合沟道区300K包括完全从衬底302K释放的第一硅部分304K和第二硅部分306K。在第一硅部分304K与第二硅部分306K之间保留硅锗释放层310K的部分。在另一个示例中，欧米伽加鳍状物(omega plus fin)/单线混合沟道区300M包括完全从第二硅部分306M释放的第一硅部分304M。第二硅部分306M通过硅锗释放层310M的部分耦合至第三硅部分308M。在另一个示例中，欧米伽加鳍状物/多线混合沟道区300N包括完全从第二硅部分306M释放的第一硅部分304N，第二硅部分306M是完全从第三硅部分305N释放的。第三硅部分305N通过硅锗释放层310N的部分耦合至第四硅部分308N。在另一个示例中，欧米伽加鳍状物/鳍状物混合沟道区300P包括完全从第二硅部分306P释放的第一硅鳍状物部分304P。第二硅部分306P通过硅锗释放层310P的部分耦合至第三硅部分308P。

在另一实施例中，通过保留所有释放层的部分而形成混合结构。在第一示例中，欧米伽FET/欧米伽FET混合300G包括硅区域302G和受到部分蚀刻的硅锗释放层304G。在第二示例中，欧米伽加鳍状物/欧米伽FET混合300O包括硅区域302O和受到部分蚀刻的硅锗释放层304O。在又一实施例中，通过完全蚀刻存在的所有释放层而形成混合结构。示例包括鳍状物/单线混合300A和鳍状物/多线混合300B。最后，应当认识到表格300中的几个“混合”示例实际上并不是混合结构，而是为了表格300的完整而存在的：鳍状物/鳍状物结构300D、线/单线结构300I、线/多线结构300J以及线/鳍状物结构300L(其实际上是竖直纳米带)。

如上所述，混合沟道区结构未必是由体块衬底制作的，而相反可以被制作在设置在衬底上的绝缘体层上方。作为示例，图4A示出了根据本发明的另一实施例的具有基于混合几何形状的有源区的基于纳米线的半导体结构的三维截面视图。图4B示出了根据本发明的实施例的沿a-a'轴截取的图4A的基于纳米线的半导体结构的截面沟道视图。图4C示出了根据本发明的实施例的沿b-b'轴截取的图4A的基于纳米线的半导体结构的间隔体截面视图。

参考图4A，半导体器件400包括设置在衬底402上方的一个或多个垂直叠置的纳米线(404组)。文中的实施例的目标为基于单线的混合器件和基于多线的器件二者。作为示例，出于说明的目的示出了具有纳米线404A、404B和404C的基于三条纳米线的器件，其中，只有顶部线从其它线完全释放。为了便于描述，将纳米线404A用作示例，其中，描述只聚焦于所述纳米线的其中之一上。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例针对纳米线中的每个纳米线可以具有相同的属性。

再次参考图4A，顶部纳米线404C从中央纳米线404B完全释放。但是，在中央纳米线404B与底部纳米线404A之间保留释放层480B的部分。纳米线404A-404C的每者和释放层480B的保留部分对具有长度(L)的沟道区406有贡献。

参考图形4A和4B两者，栅极电极叠置体408围绕沟道区406的整个周界。栅极电极叠置体408包括栅极电极连同设置在沟道区406与栅极电极(未示出)之间的栅极电介质层。沟道区406是分立的，其原因在于其完全被栅极电极叠置体408包围而不存在诸如下层衬底材料等任何居间材料。

在实施例中，可以将纳米线404A-404C的尺寸设定为线或带，并且纳米丝404A-404C可以具有直角拐角或者圆角。但是，在任何情况下，在实施例中，每个纳米线404A-404C的尺寸和形状设定实质上与用于制作纳米线404A-404C的完全或部分释放蚀刻之前相同。在实施例中，纳米线404A-404C是单轴应变纳米线。单轴应变纳米线或多个纳米线可以例如分别针对NMOS或PMOS利用拉伸应变或压缩应变来进行单轴应变。

纳米线404A-404C的每者的宽度和高度被示为大致相同，但是未必一定如此。例如，在另一实施例(未示出)中，纳米线404A-404C的宽度大体上大于高度。在具体实施例中，宽度是高度的大约2-10倍大。可以将具有这种几何形状的纳米线称为纳米带。在替代的实施例(也未示出)中，纳米带具有垂直取向。也就是说，纳米线404A-404C的每者具有宽度和高度，宽度大体上小于高度。

再次参考图4A，源极区和漏极区410、412包括在沟道区406的两侧上。接触部414对设置在源极/漏极区410/412之上。在实施例中，半导体器件400还包括间隔体416对。间隔体416设置在栅极电极叠置体408与接触部414对之间。如上所述，在至少几个实施例中，将纳米线404A-404C中的一者或多者做成分立的(例如，通过选择性湿法蚀刻工艺)。但是，并不是纳米线404的所有区域都必须是分立的，或者并不是能够将纳米线404的所有区域都做成分立的。例如，参考图4C，纳米线404A-404C在间隔体416之下的位置处不是分立的。在一个实施例中，纳米线404A-404C的叠置体具有处于其间的居间半导体材料480B和400A。例如，在一个实施例中，在沟道区406处，去除全部的材料480A，而仅去除480B的一部分，如图4A和4B中所示。参考图4C，在可以阻止蚀刻进入的间隔体区中，480A和480B两者的部分保留。此外，在一个实施例中，底部纳米线404A仍然与衬底402的部分接触，例如，与设置在体块衬底上的绝缘层部分接触。

再次参考图4A-4C，衬底402可以由适于半导体器件制作的材料构成。在一个实施例中，衬底402包括由可以包括但不限于硅、锗、硅锗或III-V化合物半导体材料的材料的单晶构成的下部体块衬底。由可以包括但不限于二氧化硅、氮化硅或氧氮化硅的材料构成的上部绝缘体层设置在下部体块衬底上。因而，可以由起始的绝缘体上半导体衬底制作结构400。这样，在一个实施例中，多个垂直叠置的纳米线404设置在体块结晶衬底上方，所述衬底具有设置于其上的居间电介质层，如图4A-4C所示。替代地，直接由体块衬底形成结构400，并使用局部氧化来形成电绝缘部分以替代上文所述的上部绝缘体层。

在实施例中，再次参考图4A，栅极电极叠置体408的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合的材料构成。此外，栅极电介质层的一部分可以包括由纳米线404的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分以及由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由二氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。

在一个实施例中，栅极电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属的氧化物。在具体实施例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。

在实施例中，间隔体416由例如但不限于二氧化硅、氮氧化硅或氮化硅的绝缘电介质材料构成。在实施例中，接触部414是由金属物类制作的。所述金属物类可以是纯金属，例如镍或钴，或者可以是合金，例如金属－金属合金或者金属－半导体合金(例如硅化物材料)。

再次参考图4A，纳米线404的每者还包括在沟道区406的两侧上设置在纳米线中或上的源极区和漏极区410/412。在实施例中，源极区和漏极区410/412是嵌入的源极区和漏极区，例如，纳米线的至少一部分被去除并被源极/漏极材料区替代。但是，在另一实施例中，源极区和漏极区410/412由一个或多个纳米线404的部分构成或者至少包括一个或多个纳米线404的部分。

在另一方面，可以使用替换栅极工艺来进入沟道区，以形成基于混合几何形状的沟道区。作为示例，图5A-5E示出了根据本发明的实施例的代表在制作具有基于混合几何形状的有源区的半导体结构的方法中的各种操作的三维截面视图。

参考图5A，在硅衬底502上方形成鳍状物512。鳍状物包括硅线形成层504和508。将第一硅锗释放层506设置在硅线形成层504与508之间。将第二硅锗释放层510设置在硅线形成层504与硅衬底506之间。在实施例中，第一硅锗释放层506具有比第二硅锗释放层510高的锗含量。应当认识到，就体块器件的制作而言，可以通过在鳍状物图案化之后、但在接合图5B描述的过程之前形成的浅沟槽隔离(STI)区来使接下来形成的永久栅极叠置体与硅衬底502隔离。替代地，可以通过在制作永久栅极叠置体时制作的底部栅极隔离(BGI)结构将接下来形成的永久栅极叠置体与硅衬底隔离。

在示出三个栅极结构的形成的具体示例中，图5B示出了鳍状物型结构512，该结构具有设置于其上的三个牺牲栅极514A、514B和514C。在一个这种实施例中，三个牺牲栅极514A、514B和514C由牺牲栅极氧化物层518和牺牲多晶硅栅极层516构成，例如，牺牲栅极氧化物层518和牺牲多晶硅栅极层516被均厚沉积并用等离子体蚀刻工艺对其进行图案化。

紧接在进行图案化以形成三个牺牲栅极514A、514B和514C之后，可以在三个牺牲栅极514A、514B和514C的侧壁上形成间隔体，可以在图5B所示的鳍状物型结构512的区域520中执行掺杂(例如，顶端和/或源极和漏极类型的掺杂)，并且可以形成层间电介质层，以覆盖并且继而重新暴露三个牺牲栅极514A、514B和514C。之后，可以对层间电介质层进行抛光，以暴露三个牺牲栅极514A、514B和514C，用于替换栅极或后栅极工艺。参考图5C，暴露三个牺牲栅极514A、514B和514C连同间隔体522和层间电介质层524。

之后，可以在例如替换栅极工艺或后栅极工艺流程中去除牺牲栅极514A、514B和514C，以暴露鳍状物型结构512的沟道部分。参考图5D，去除牺牲栅极514A、514B和514C，以提供沟槽526，并且因此显露沟道位置。如图5D所示，使用选择性蚀刻工艺来完全去除第一硅锗释放层506，但是仅部分去除第二硅锗释放层510(即，以形成减薄的第二硅锗释放层510')，从而在沟道位置526中形成混合沟道区。在所示的特定示例中，形成诸如欧米伽FET/单线混合沟道区300E等混合沟道区。

紧接在如图5D所示的混合沟道区的形成之后，可以执行高k栅极电介质和金属栅极处理，以形成栅极叠置体，如图5E所示。另外，可以添加源极和漏极接触部。尽管未示出，但是可以形成接触部来替代在图5E中剩下的层间电介质层524部分。

图6示出了根据本发明的一种实施方式的计算装置600。计算装置600容纳板602。板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合至板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合至板602。在其它实施方式中，通信芯片606是处理器604的一部分。

根据其应用，计算装置600可以包括其它部件，这些部件可以或可以不物理和电耦合至板602。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)等等。

通信芯片606能够实现用于往返于计算装置600的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制电磁辐射通过非固体介质传送数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片606可以实施若干无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11族)、WIMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物以及被标示为3G、4G、5G以及更高代的任何其它无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算装置600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET晶体管。术语“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理从而将电子数据转换成可以存储在寄存器和/或存储器内的其它电子数据的任何器件或器件的部分。

通信芯片606也包括封装在通信芯片606内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如MOS-FET晶体管。

在其它实施方式中，计算装置600内容纳的另一部件可以含有集成电路管芯，所述集成电路管芯包括根据本发明的实施方式构建的一个或多个器件，例如，MOS-FET晶体管。

在各种实施方式中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或者数字视频记录仪。在其它实施方式中，计算装置600可以是处理数据的任何其它电子装置。

因而，本发明的实施例包括具有基于混合几何形状的有源区的非平面半导体器件。

在实施例中，半导体器件包括混合沟道区，所述混合沟道区包括设置在欧米伽-FET部分上方的纳米线部分，所述欧米伽-FET部分设置在鳍式-FET部分上方。栅极叠置体设置在混合沟道区的暴露表面上。栅极叠置体包括栅极电介质层和设置在栅极电介质层上的栅极电极。源极区和漏极区设置在混合沟道区的两侧上。

在一个实施例中，混合沟道区的纳米线部分和鳍式-FET部分实质上由第一半导体材料组成，并且欧米伽-FET部分包括两层，所述两层具有实质上由第一半导体材料组成的上层和实质上由不同的第二半导体材料组成的下层。

在一个实施例中，第一半导体材料是硅，并且第二半导体材料是硅锗。

在一个实施例中，混合沟道区的欧米伽-FET部分的下层设置在混合沟道区的鳍式-FET部分上。

在一个实施例中，混合沟道区的鳍式-FET部分与体块半导体衬底是连续的。

在一个实施例中，通过浅沟槽隔离(STI)区或者底部栅极隔离(BGI)结构来使栅极叠置体与体块半导体衬底隔离。

在实施例中，半导体器件包括混合沟道区，所述混合沟道区具有设置在第二区上方的第一区，所述第二区设置在第三区上方并与第三区隔开。混合沟道区还包括设置在第一区与第二区之间并与第一区和第二区接触的第四区。第一区、第二区和第三区实质上由第一半导体材料组成。第四区实质上由不同的第二半导体材料组成。栅极叠置体设置在混合沟道区的暴露表面上。栅极叠置体包括栅极电介质层和设置在栅极电介质层上的栅极电极。源极区和漏极区设置在混合沟道区的两侧上。

在一个实施例中，第一半导体材料是硅并且第二半导体材料是硅锗。

在一个实施例中，混合沟道区具有源极区与漏极区之间的长度，并且在垂直于沟道区的长度的方向上，第四半导体区比第一、第二和第三半导体区中的每者都短。

在一个实施例中，混合沟道区的第三区与体块半导体衬底是连续的。

在一个实施例中，通过浅沟槽隔离(STI)区或者底部栅极隔离(BGI)结构使栅极叠置体与体块半导体衬底隔离。

在实施例中，半导体器件包括混合沟道区，所述混合沟道区具有设置在第二区上方并与第二区隔开的第一区，所述第二区设置在第三区上方。混合沟道区还包括设置在第二区与第三区之间并与第二区和第三区接触的第四区。第一区、第二区和第三区实质上由第一半导体材料组成，并且第四区实质上由不同的第二半导体材料组成。栅极叠置体设置在混合沟道区的暴露表面上。栅极叠置体包括栅极电介质层和设置在栅极电介质层上的栅极电极。源极区和漏极区设置在混合沟道区的两侧上。

在一个实施例中，第一半导体材料是硅并且第二半导体材料是硅锗。

在一个实施例中，混合沟道区具有源极区与漏极区之间的长度，并且在垂直于沟道区长度的方向上，第四半导体区比第一、第二和第三半导体区中的每者都短。

在一个实施例中，混合沟道区的第三区与体块半导体衬底是连续的。

在一个实施例中，通过浅沟槽隔离(STI)区或者底部栅极隔离(BGI)结构使栅极叠置体与体块半导体衬底隔离。

在实施例中，一种制作基于混合几何形状的半导体结构的方法包含在半导体衬底上方形成外延材料叠置体。外延材料叠置体包括形成在第二层上方的第一层，所述第二层形成在第三层上方，所述第三层形成在第四层上方，所述第四层形成在半导体衬底上。第一层、第三层和半导体衬底实质上由第一半导体材料组成。第二层实质上由不同于第一半导体材料的第二半导体材料组成。第四层实质上由不同于第一和第二半导体材料的第三半导体材料组成。所述方法还包含对外延材料叠置体和半导体衬底的部分进行图案化，以形成半导体鳍状物。所述方法还包含使半导体鳍状物暴露于蚀刻剂，以相对于第一半导体材料有选择地完全去除第二和第三半导体材料的其中之一，并且部分地去除第二和第三半导体材料中的另一个。所述方法还包含接下来在半导体鳍状物上形成栅极电极叠置体，其中，源极区和漏极区处于所述栅极电极叠置体的两侧上。

在一个实施例中，使半导体鳍状物暴露于蚀刻剂包含将外延材料叠置体的第二层完全去除。第一半导体材料是硅，第二半导体材料是Si_yGe_1-y，并且第三半导体材料是Si_xGe_1-x，其中，x>y。

在一个实施例中，使半导体鳍状物暴露于蚀刻剂包含将外延材料叠置体的第四层完全去除。第一半导体材料是硅，第三半导体材料是Si_yGe_1-y，并且第二半导体材料是Si_xGe_1-x，其中，x>y。

在一个实施例中，使半导体鳍状物暴露于蚀刻剂包含利用例如但不限于羧酸/硝酸/HF水溶液或者柠檬酸/硝酸/HF水溶液的成分进行湿法蚀刻。

在一个实施例中，形成栅极电极叠置体包含使用替换栅极工艺。