布局图案以及包含该布局图案的掩模

摘要

本发明公开了一种布局图案以及包含布局图案的掩模。布局图案包括多个主要图案以及至少一辅助图案。主要图案相互平行且沿第一方向延伸。辅助图案位于最外侧的两个主要图案之间并连接所述两个主要图案，且以第二方向排列。第二方向与第一方向不同。

说明书

技术领域

本发明是有关于一种布局图案以及包含上述布局图案的掩模。

背景技术

随着集成电路集成度的提升，半导体元件的关键尺寸(criticaldimension，CD)日渐缩小，使得元件与元件之间的距离也必须缩小，因此对光刻工艺的分辨率(resolution)的要求也愈来愈高。一般而言，在高集成度的小尺寸元件中，不对称的图案分布是不可避免的。

上述不对称的图案例如是来自掩模中已设计的布局图案，经由光刻工艺将布局图案转移至光刻胶层，之后再进行刻蚀工艺以将图案转移至光刻胶层下方的待刻蚀层。然而，当上述不对称的图案转移至光刻胶层时，由于光刻胶两旁的间距(pitch)不同而形成不对称的表面张力(surfacetension)，因此特别容易会有光刻胶倒塌(photoresistcollapse)的情况发生。此现象将使得元件产生缺陷，进而造成电性上的问题，以及产品良率下降。因此，如何改善不对称的图案所造成的光刻胶倒塌问题，为当前所需研究的课题。

发明内容

本发明提供一种布局图案，可改善不对称的图案所造成的光刻胶倒塌问题。

本发明提供一种布局图案，包括多个主要图案以及至少一辅助图案。主要图案相互平行且沿第一方向延伸。辅助图案位于最外侧的两个主要图案之间并连接所述最外侧的两个主要图案，且以第二方向排列。第二方向与第一方向不同。

在本发明的一实施例中，所述最外侧的两个主要图案与辅助图案形成梯状图案。

在本发明的一实施例中，上述布局图案还包括空白区，位于梯状图案的另一侧。

在本发明的一实施例中，所述最外侧的两个主要图案中的至少一者的线宽大于其他主要图案的线宽。

在本发明的一实施例中，上述辅助图案的线宽为主要图案的线宽的1至3倍。

在本发明的一实施例中，上述辅助图案的间距为主要图案的线宽的1至3倍。

本发明提供一种掩模，包括基板以及布局图案。基板包括空白区与图案区。布局图案位于基板的图案区上，其包括多个主要图案以及至少一辅助图案。多个主要图案相互平行且沿第一方向延伸。所述辅助图案位于最外侧的两个主要图案之间并连接所述最外侧的两个主要图案，且以第二方向排列。第二方向与第一方向不同。

在本发明的一实施例中，所述最外侧的两个主要图案与所述辅助图案形成梯状图案。

在本发明的一实施例中，所述辅助图案的线宽为主要图案的线宽的1至3倍。

在本发明的一实施例中，所述辅助图案的间距为主要图案的线宽的1至3倍。

基于上述，本发明提供的布局图案通过在最外侧的两个主要图案之间设置辅助图案，且上述辅助图案与最外侧的两个主要图案相连，以形成梯状图案。如此一来可提升主要图案的稳定性，改善不对称的图案所造成的光刻胶倒塌，避免元件产生缺陷或造成电性上的问题，进而提升产品良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依照本发明的一实施例所绘示的布局图案的上视示意图。

图2为依照本发明的另一实施例所绘示的布局图案的上视示意图。

图3为依照本发明的一实施例所绘示的半导体元件的剖面示意图。

【符号说明】

10、20、102：空白区

12、12a、12b、22、22a、22b：主要图案

16、26：辅助图案

18、28：梯状图案

32：多晶硅

34：氧化硅

100、200：布局图案

101、301：基板

104：图案区

300：半导体元件

A-A’：线

D1：第一方向

D2：第二方向

L1、L2、W、W1、W2：线宽

S1、S2：间距

具体实施方式

图1为依照本发明的一实施例所绘示的布局图案的上视示意图。

请参照图1，布局图案100包括多个主要图案12以及至少一辅助图案16。多个主要图案12相互平行，且沿第一方向D1延伸。主要图案12的线宽W例如是介于15纳米至100纳米之间。主要图案12的形状包括条状，但并不用以限制本发明。主要图案12例如是具有高深宽比的长条状图案。在一实施例中，主要图案12的深宽比例如是介于1.5至5之间。此外，上述主要图案12的线宽W及形状彼此可相同或不同。于此技术领域具有通常知识者可视实际的设计需求分别对各个主要图案12的线宽及形状进行调整。

辅助图案16位于最外侧的两个主要图案12a、12b之间，并连接最外侧的两个主要图案12a、12b。辅助图案16于最外侧的两个主要图案12a、12b之间的排列方式可以是有序或无序。辅助图案16彼此可以是平行或不平行。在一实施例中，辅助图案16例如是沿第二方向D2延伸。或者，仅有部分辅助图案16沿第二方向D2延伸。上述第二方向D2包括可与第一方向D1相交的任意方向。举例而言，第二方向D2与第一方向D1正交。辅助图案16的形状包括可连接最外侧的两个主要图案12a、12b的任意形状。辅助图案16的形状可彼此可相同或不相同。辅助图案16的形状包括条状、块状、斜线状或其组合。在一实施例中，辅助图案16例如是长条状图案。辅助图案16的线宽L1彼此可相等或不相等。辅助图案16的线宽L1例如是介于15纳米至300纳米之间。在一实施例中，辅助图案16的线宽L1为主要图案12的线宽W的1至3倍。辅助图案16彼此之间具有间距S1，上述间距S1彼此可相同或不相同。间距S1例如是介于15纳米至300纳米之间。辅助图案16的间距S1可以是大于或小于主要图案12的线宽W。或者，间距S1可以是等于主要图案12的线宽W。在一实施例中，辅助图案16的间距S1为主要图案12的线宽W的1至3倍。此外，上述辅助图案16的线宽L1及间距S1可为彼此相同或不同。于此技术领域具有通常知识者可视实际的设计需求分别对各个辅助图案16的线宽L1及间距S1进行调整。

请继续参照图1，上述最外侧的两个主要图案12a、12b与辅助图案16例如是形成梯状图案18。梯状图案18例如是由线与空间构成的重复图案，且沿第一方向D1延伸。在一实施例中，梯状图案18例如是位于布局图案100中的空白区10与多个主要图案12之间，但本发明不以此为限。梯状图案18也可以位于多个主要图案12之间，或是布局图案100中的任意位置。

此外，在上述布局图案100中，最外侧的两个主要图案12a、12b的线宽例如是与其他主要图案12的线宽W相同。然而，本发明不以此为限。主要图案12a、12b的线宽也可以是与其他主要图案12的线宽W相异。以下将举另一实施例加以说明。

图2为依照本发明的另一实施例所绘示的布局图案的上视示意图。

请参照图2，布局图案200包括多个主要图案22以及辅助图案26。多个主要图案22相互平行，且沿第一方向D1延伸。主要图案22的形状与线宽W如布局图案100中的主要图案12所述，于此不再加以赘述。位于最外侧的两个主要图案22例如是主要图案22a、22b。主要图案22a的线宽W1例如是介于15纳米至300纳米之间。主要图案22b的线宽W2例如是介于15纳米至300纳米之间。主要图案22a的线宽W1以及主要图案22b的线宽W2可以小于或大于主要图案22的线宽W。在一实施例中，最外侧的两个主要图案22a、22b中的至少一者的线宽大于其他主要图案22的线宽W。主要图案22a、22b的线宽W1、W2例如是主要图案22的线宽W的1至3倍。除此之外，主要图案22a的线宽W1与主要图案22b的线宽W2可相等或不相等。在一实施例中，主要图案22a的线宽W1例如是大于主要图案22b的线宽W2。举例而言，主要图案22a的线宽W1例如是主要图案22b的线宽W2的1.5倍，但本发明不以此为限。

辅助图案26位于最外侧的两个主要图案22a、22b之间，并连接最外侧的两个主要图案22a、22b。辅助图案26的排列方式、形状、线宽L2以及间距S2的大小如布局图案100中的辅助图案16所述，于此不再加以赘述。在一实施例中，辅助图案26的线宽L2为主要图案22的线宽W的1至3倍。在另一实施例中，辅助图案26的线宽L2例如是主要图案22a、22b的线宽W1、W2的1至3倍。此外，辅助图案26的间距S2可以是大于、小于或等于主要图案22的线宽。在一实施例中，辅助图案26的间距S2为主要图案22的线宽W的1至3倍。

请继续参照图2，上述最外侧的两个主要图案22a、22b与辅助图案26例如是形成梯状图案28。梯状图案28例如是由线与空间构成的反复图案，且沿第一方向D1延伸。在一实施例中，梯状图案28例如是位于布局图案200中的空白区20与多个主要图案22之间，但本发明不以此为限。在另一实施例中，靠近空白区20的主要图案22a的线宽W1例如是大于远离空白区20的主要图案22b的线宽W2。

应理解，布局图案100、200为举例说明，不用以限定本发明。也就是说，任何包括上述梯状图案18、28的布局图案即在本发明涵盖的范围中。此外，本发明的布局图案100、200可应用于掩模上，或者，用于形成光刻胶、导线、字线、位线或其他包括上述梯状图案的半导体元件。然而，本发明不限于此。于此技术领域具有通常知识者可视实际的设计需求将包括梯状图案的布局图案转移至任何所需的元件上。

在本发明的一实施例中，上述布局图案100、200可应用于掩模上。如图1所示，上述掩模例如是包括基板101以及布局图案100。基板101例如是透明的玻璃基板、透明的塑料基板或是由其他适当之可透光材质所形成的基板。基板101包括空白区102与图案区104。空白区102例如是位于图案区104的周边，但本发明不限于此。

布局图案100位于基板101的图案区104上。布局图案100例如是基板101上的透光区域或部分透光区域。布局图案100以外的区域例如是基板101上的不透光区域。在一实施例中，布局图案100于掩模中的尺寸可以与原布局图案100的尺寸相同。或者，布局图案100于掩模中的尺寸可以是原布局图案100的尺寸的数倍，例如是1倍至5倍。

此外，可利用上述掩模将布局图案100转移至任何材料层。上述材料层可以是光刻胶、导线、字线、位线或其他包括上述梯状图案的任何材料层。此时，主要图案12与辅助图案16可以是单层的材料层、两层材料层或多层材料层。

在一实施例中，可利用上述掩模将布局图案100、200转移至光刻胶。值得注意的是，在上述布局图案100中，通过在最外侧的两个主要图案12a、12b之间设置与其相连的辅助图案16，以形成梯状图案18，可以在布局图案100转移至光刻胶时，增加最外侧的两个主要图案12a、12b的稳定性。并且，上述梯状图案18位于空白区10与多个主要图案12之间，可提升主要图案12的稳定性，防止光刻胶倒塌。

另一方面，在上述布局图案200中，由于梯状图案28位于空白区20与多个主要图案22之间，且靠近空白区20的主要图案22a的线宽W1大于远离空白区20的主要图案22b的线宽W2，因此在布局图案200转移至光刻胶时，可进一步提升主要图案22的稳定性，改善不对称的图案所造成的光刻胶倒塌的问题。

在另一实施例中，可利用上述光刻胶将布局图案100、200转移至导体层、介电层、绝缘层或由其组合的叠层。举例而言，当将布局图案100转移至导体层时，主要图案12包括导线，例如是做为字线或位线；梯状图案18包括虚拟(dummy)导线，例如是做为虚拟字线或虚拟位线，但本发明不限于此。在其他实施例中，梯状图案18也可以是做为字线或位线，即梯状图案18可以视元件所需而选择性地进行电性上的操作。

在又一实施例中，可利用上述光刻胶将布局图案100转移至叠层，如下所述。

图3为依照本发明的一实施例所绘示的半导体元件300的剖面示意图。半导体元件300的上视示意图例如是如图1所示，图3为绘示沿图1之A-A’线的剖面示意图。

请参照图3，在此实施例中，主要图案12与梯状图案18可以是由至少两种不同材料层交替形成的叠层。举例来说，主要图案12与梯状图案18可以是由位于基板301上的多晶硅32与氧化硅34相互叠层形成的叠层结构。

以下将比较利用已知的布局图案以及本发明的一实例的布局图案所设计的掩模，经光刻工艺将图案转移至光刻胶后，利用聚焦能量矩阵(focusexposurematrix，FEM)观察光刻胶倒塌的情形。实验中将以两组比较例与本发明的一实例做比较，并以图1举例说明。本发明的一实例的布局图案具有梯状图案，如图1的布局图案100所示，实验中例如是利用本发明包括上述布局图案的掩模进行实验。比较例1中的布局图案例如是仅包括线宽W相同的主要图案12；比较例2中的布局图案例如是将最外侧的主要图案12a的线宽加宽至其他主要图案12的线宽W的1.5倍。

实验结果显示，利用比较例1的布局图案所设计的掩模，其形成的光刻胶于聚焦能量矩阵的聚焦深度(depthoffocus，DOF)约为0.12μm；利用比较例2的布局图案所设计的掩模，其形成的光刻胶于聚焦能量矩阵的聚焦深度约为0.14μm；利用本发明的掩模310所形成的光刻胶，其于聚焦能量矩阵的聚焦深度则大于0.16μm。由实验结果可得知，利用本发明的布局图案所设计的掩模，其形成光刻胶的聚焦深度明显大于利用已知布局图案所形成的光刻胶。由此可知，本发明具有梯状图案的布局图案可改善不对称的图案所造成的光刻胶倒塌问题，进而提升工艺裕度(processwindow)。

综上所述，本发明提供的布局图案通过在最外侧的两个主要图案之间设置辅助图案以形成梯状图案，且辅助图案与主要图案相连。如此一来于后续将布局图案转移至光刻胶时，可增加最外侧的两个主要图案的稳定性，防止光刻胶倒塌。并且，梯状图案位于空白区与多个主要图案之间，可进一步提升主要图案的稳定性，改善不对称的图案所造成的光刻胶倒塌的问题，进而避免元件产生缺陷或电性上的问题，以使产品良率提升。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。