用于减少在存储器读存取期间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统

摘要

本发明揭示用于减少在读存取期间的假信号的静态随机存取存储器SRAM全局位线电路及其相关方法和系统。SRAM中的全局位线方案可以减少输出负荷，从而减少电力消耗。在某些实施例中，SRAM包含SRAM阵列。所述SRAM包含用于每一SRAM阵列的列的全局位线电路。每一全局位线电路包含存储器存取电路，所述存储器存取电路预充电对应于SRAM阵列中的位单元的局部位线。将从所选择位单元读取的数据从其局部位线读取到聚合的读位线(局部位线的聚合)上。所述SRAM包含将数据从聚合的读位线发送到全局位线上的位线评估电路。基于时钟触发的下降转变将数据发送到所述全局位线上，而不是基于时钟触发的上升转变发送数据。可以采用全局位线方案以减少假信号和电力消耗的增加。

说明书

优先权要求

本申请案主张2013年11月26日递交的发明名称为“用于减少在存储器读存取期 间的电力假信号的静态随机存取存储器(SRAM)全局位线电路及其相关方法和系统 (STATICRANDOMACCESSMEMORY(SRAM)GLOBALBITLINECIRCUITSFOR REDUCINGPOWERGLITCHESDURINGMEMORYREADACCESSES,ANDRELATED METHODSANDSYSTEMS)”的第14/090,288号美国专利申请案的优先权，所述美国专 利申请案以全文引用的方式并入本文中。

技术领域

本发明的领域大体上涉及计算机存储器，且具体来说，涉及用于为存储器阵列提供 存储器读存取输出的静态随机存取存储器(SRAM)全局位线。

背景技术

基于处理器的计算机系统包含用于数据存储的存储器。存在不同类型的存储器，每 一类型具有某些独特的特征。例如，静态随机存取存储器(SRAM)是可以用于基于处理 器的计算机系统的一类存储器。与(例如)动态读存取存储器(DRAM)不同，SRAM可以在 不需要定期刷新存储器的情况下存储数据。SRAM含有在SRAM数据阵列中成行和成列 组织的多个SRAM位单元(也称为“位单元”)。对于SRAM数据阵列中的任何指定行， SRAM数据阵列的每一列将含有在其中存储单个数据项或数据位的SRAM位单元。通过 用于读操作和写操作的相应字线控制对所要SRAM位单元行的存取。为了从SRAM位 单元读取数据，确证字线对应于存储器存取请求的存储器地址选择SRAM位单元的所要 行。对于读操作(也称为“存储器读存取”)，从所选择的SRAM位单元读取的数据置于 待提供给SRAM数据输出的局部位线上。对于写操作，待写入SRAM位单元的数据置 于用于SRAM位单元的局部位线上。还可以采用互补局部位线以改进SRAM位单元中 的噪声容限。此外，SRAM数据阵列可以具有多个数据子阵列或数据库，每一数据子阵 列或数据库含有其自身的存取电路以及专用本地字线和位线以允许同时在多个数据子 阵列中的存取。

除对应于特定位单元的局部位线之外，SRAM还可以采用全局位线的使用。全局位 线可以用来聚合用于SRAM数据阵列的每一列的SRAM位单元的局部位线，以便一次 输出对应于SRAM数据阵列的每一列中的仅一个位单元的数据。因为对于每一读操作字 线仅可以选择SRAM数据阵列的一行，所以此聚合是可能的。因此，仅对应于由字线选 择的行的每一列的位单元将使其数据读取到其局部位线上以用于指定读操作。没有数据 值因聚合而丢失，因为仅对应于所选择的行并在全局位线上反映的局部位线具有从位单 元读取的数据。相比于当将用于每个位单元的局部位线提供给SRAM数据输出时产生的 负荷，此聚合提供了在SRAM数据输出上的更小的负荷。此更小的负荷允许SRAM数 据输出由需要低驱动电流的晶体管构成，由此减少SRAM内的电力消耗。

虽然在SRAM中采用全局位线方案可以提供在SRAM数据输出上的较小输出负荷， 但是在SRAM中采用全局位线会具有某些缺点。例如，在SRAM中采用全局位线方案 可能导致在SRAM读操作期间的不希望的电力假信号。当在输出应等于逻辑‘0’值(例 如，接地电压)的一段时间全局位线不当地设置为逻辑‘1’值(例如，电源轨电压)时会 发生电力假信号。此类电力假信号可能是某些电路时序特征造成的。此外，由电力假信 号引起的在全局位线上的错误的逻辑‘1’值增加了SRAM的电力消耗。

防止SRAM中因此类电路时序特征导致的电力假信号的一种解决方案包括延迟从 局部位线读取的数据的传送，使得此类数据不会过早地置于全局位线上。然而，以此方 式延迟数据的传送会导致全局位线推迟接收数据，由此增加存储器读操作的时延。针对 SRAM读操作引发的此增加的时延可能不合乎需要或可能导致SRAM不符合所要的存 储器存取时间规格。因此，将为有利的是在SRAM中采用全局位线以减少SRAM数据 输出上的负荷，同时减少或避免在SRAM读操作期间产生的电力假信号而不增加此类操 作的时延。

发明内容

在详细描述中揭示的实施例包含用于减少在存储器读存取期间的电力假信号的静 态随机存取存储器(SRAM)全局位线电路及其相关方法和系统。在SRAM中采用全局位 线方案可以减少置于SRAM数据输出上的负荷，由此减少电力消耗。在本文中所揭示的 实施例中，提供一种包含SRAM数据阵列的SRAM。所述SRAM包含用于SRAM数据 阵列的每一列的存储器存取电路，其经配置以预充电对应于SRAM数据阵列的一列中的 多个SRAM位单元(也称为“位单元”)的局部位线。待从所选择SRAM位单元读取的数 据从其局部位线读取到聚合的读位线上，所述聚合的读位线由来自SRAM数据阵列的相 应列的SRAM位单元的局部位线的聚合组成。SRAM还包含用于SRAM数据阵列的每 一列的SRAM全局位线电路。每一SRAM全局位线电路包含位线评估电路，所述位线 评估电路经配置以将数据从用于所选择SRAM位单元的聚合的读位线发送到耦合至 SRAM数据输出的全局位线上。

替代基于系统时钟的上升转变触发数据从聚合的读位线到全局位线上的发送，基于 系统时钟的下降转变触发数据到全局位线上的发送。以此方式，可以在SRAM中采用全 局位线方案，所述方案减少或避免电力假信号以便由此减少或避免电力消耗的增加。如 果触发了全局位线方案以基于系统时钟的上升转变将数据从聚合的读位线发送到全局 位线上，那么可能需要延迟数据的发送以便避免或减少电力假信号，但是以增加存储器 读存取时延为代价。

因此，在本文中所揭示的实施例中，在SRAM的SRAM全局位线电路中提供全局 位线启用产生电路。全局位线启用产生电路经配置以基于系统时钟的下降转变触发数据 从聚合的读位线到全局位线的发送。全局位线启用产生电路经配置以响应于检测到系统 时钟的下降转变产生全局位线启用。还可以在每一SRAM全局位线电路中提供位线评估 电路，所述位线评估电路经配置以接收全局位线启用并将数据从聚合的读位线传送到耦 合至SRAM数据输出的全局位线。

就此而言，在一个实施例中，提供一种用于多个SRAM位单元的SRAM全局位线 电路。所述SRAM全局位线电路包括全局位线启用产生电路，所述全局位线启用产生电 路经配置以响应于系统时钟的下降转变产生全局位线启用。所述SRAM全局位线电路还 包括耦合至聚合的读位线的位线评估电路，所述聚合的读位线经配置以接收存储在 SRAM数据阵列的多个SRAM位单元之中的所选择SRAM位单元中的数据。位线评估 电路经配置以从聚合的读位线上的所选择SRAM位单元接收数据，并响应于全局位线启 用产生作为SRAM数据提供以用于含有所述数据的SRAM数据阵列的全局位线。以此 方式，可以在SRAM中采用全局位线方案，所述方案减少或避免电力假信号以便由此减 少或避免电力消耗的增加。如果触发了全局位线方案以基于系统时钟的上升转变将数据 从聚合的读位线发送到全局位线上，那么可能需要延迟数据的发送以便避免或减少电力 假信号，但是以增加存储器读存取时延为代价。

在另一实施例中，提供一种用于多个SRAM位单元的SRAM全局位线电路。所述 SRAM全局位线电路由用于响应于系统时钟的下降转变产生全局位线启用的装置组成。 所述SRAM全局位线电路还包括用于接收从聚合的读位线上的所选择SRAM位单元读 取的数据的装置，所述聚合的读位线经配置以接收存储在SRAM数据阵列的所选择 SRAM位单元中的数据。所述SRAM全局位线电路还包括用于响应于全局位线启用产生 全局位线的装置，其中所述全局位线作为SRAM数据提供。

在另一实施例中，提供一种产生SRAM全局位线的方法。所述方法包括响应于系统 时钟的下降转变产生全局位线启用。所述方法还包括从聚合的读位线上的多个SRAM位 单元之中的所选择SRAM位单元接收数据，其中存储在SRAM数据阵列的所选择SRAM 位单元中的数据置于聚合的读位线上。所述方法还包括响应于全局位线启用产生作为 SRAM数据输出提供以用于含有所述数据的SRAM数据阵列的全局位线。

在另一实施例中，提供一种SRAM。所述SRAM包括由多个列组成的SRAM数据 阵列。所述SRAM还包括多个存储器存取电路，其中每一存储器存取电路与一列操作性 地相关联。每一存储器存取电路经配置以响应于预充电而预充电多个SRAM位单元的多 个读位线。每一存储器存取电路进一步经配置以将存储在多个SRAM位单元之中的所选 择SRAM位单元中的数据读取到多个经预充电读位线之中的相应局部位线上。存储器存 取电路进一步经配置以将多个经预充电读位线聚合成聚合的读位线从而将数据从所选 择SRAM位单元置于聚合的读位线上。所述SRAM还包括多个SRAM全局位线电路， 其中每一SRAM全局位线电路与存储器存取电路操作性地相关联。每一SRAM全局位 线电路包括全局位线启用产生电路，所述全局位线启用产生电路经配置以响应于系统时 钟的下降转变产生全局位线启用。每一SRAM全局位线电路还包括位线评估电路，所述 位线评估电路经配置以从聚合的读位线上的所选择SRAM位单元接收数据，并响应于全 局位线启用产生作为SRAM数据的全局位线。所述SRAM还包括由多个SRAM全局位 线电路的多个SRAM数据输出组成的行数据输出。

附图说明

图1是采用全局位线用于聚合每一列的局部位线并从SRAM数据阵列的每一列的单 个SRAM位单元输出数据的示例性静态随机存取存储器(SRAM)的图式；

图2A是说明当不在全局位线启用上施加额外延迟的情况下执行存储器读存取时在 图1的SRAM内产生的信号的示例性时序的示例性时序图；

图2B是说明当在全局位线启用上施加额外延迟的情况下在SRAM中执行存储器读 存取时在图1的SRAM内产生的信号的示例性时序的示例性时序图；

图3是包含采用位线评估电路以产生全局位线的示例性SRAM电路的示例性 SRAM，其中通过系统时钟的下降转变触发全局位线启用以便在不增加时延的情况下减 少在存储器读存取期间的电力假信号；

图4A是说明当以高时钟频率操作的情况下执行存储器读存取时在图3的SRAM电 路内产生的信号的示例性时序的示例性时序图；

图4B是说明当以比图4A中呈现的时钟频率低的时钟频率操作的情况下执行存储器 读存取时在图3的SRAM电路内产生的信号的示例性时序的示例性时序图；

图5是说明当某些先前值存储在输出锁存器中时由图3的SRAM执行的某些值的存 储器读存取的示例性影响的表图；

图6是包含采用替代位线评估电路以产生全局位线的SRAM电路的另一示例性 SRAM，其中通过系统时钟的下降转变触发全局位线启用，电力消耗减少；以及

图7是示例性的基于处理器的系统的方框图，所述系统可以包含采用全局位线的 SRAM电路，其中通过系统时钟的下降转变触发全局位线启用以便在不增加时延的情况 下减少在存储器读存取期间的电力假信号。

具体实施方式

现在参考各图，描述本发明的若干示例性实施例。词语“示例性”在本文中用于意 指“充当实例、例子或说明”。本文中被描述为“示例性的”任何实施例不必须被理解 为比其它实施例优选或有利。

在详细描述中揭示的实施例包含用于减少在存储器读存取期间的电力假信号的静 态随机存取存储器(SRAM)全局位线电路及其相关方法和系统。在SRAM中采用全局位 线方案可以减少置于SRAM数据输出上的负荷，由此减少电力消耗。在本文中所揭示的 实施例中，提供一种包含SRAM数据阵列的SRAM。所述SRAM包含用于SRAM数据 阵列的每一列的存储器存取电路，其经配置以预充电对应于SRAM数据阵列的一列中的 多个SRAM位单元(也称为“位单元”)的局部位线。待从所选择SRAM位单元读取的数 据从其局部位线读取到聚合的读位线上，所述聚合的读位线由来自SRAM数据阵列的相 应列的SRAM位单元的局部位线的聚合组成。SRAM还包含用于SRAM数据阵列的每 一列的SRAM全局位线电路。每一SRAM全局位线电路包含位线评估电路，所述位线 评估电路经配置以将数据从用于所选择SRAM位单元的聚合的读位线发送到耦合至 SRAM数据输出的全局位线上。

替代基于系统时钟的上升转变触发数据从聚合的读位线到全局位线上的发送，基于 系统时钟的下降转变触发数据到全局位线上的发送。以此方式，可以在SRAM中采用全 局位线方案，所述方案减少或避免电力假信号以便由此减少或避免电力消耗的增加。如 果触发了全局位线方案以基于系统时钟的上升转变将数据从聚合的读位线发送到全局 位线上，那么可能需要延迟数据的发送以便避免或减少电力假信号，但是以增加存储器 读存取时延为代价。

因此，在本文中所揭示的实施例中，在SRAM的SRAM全局位线电路中提供全局 位线启用产生电路。全局位线启用产生电路经配置以基于系统时钟的下降转变触发数据 从聚合的读位线到全局位线的发送。全局位线启用产生电路经配置以响应于检测到系统 时钟的下降转变产生全局位线启用。还可以在每一SRAM全局位线电路中提供位线评估 电路，所述位线评估电路经配置以接收全局位线启用并将数据从聚合的读位线传送到耦 合至SRAM数据输出的全局位线。

就此而言，在论述具有经配置以基于在图3处开始的系统时钟的下降转变产生全局 位线启用的全局位线启用产生电路的SRAM全局位线电路的实例之前，首先相对于图1 描述基于系统时钟的上升转变产生全局位线启用的SRAM全局位线电路的实例。

图1说明采用全局位线12(0)-12(M)用于SRAM数据阵列16的每一相应列 14(0)-14(M)的示例性SRAM10。在全局位线输出18(0)-18(M)上产生每一全局位线 12(0)-12(M)。SRAM数据阵列16采用多个全局位线12(0)-12(M)，其中‘M+1’是列 14(0)-14(M)的数目，且‘N+1’是SRAM数据阵列16中的行20(0)-20(N)的数目。为了 清楚起见，将在此实例中论述仅与SRAM数据阵列16的列14(0)相关的组件。然而，此 实例同等地适用于SRAM数据阵列16的其它列14(1)-14(M)。当SRAM数据阵列16划 分为SRAM数据子阵列22(0)-22(P)时，此实例也同等地适用。

如图1中所说明，来自列14(0)的每一SRAM位单元24的数据被输入到存储器存取 电路26(0)中。响应于在起始读操作时的预充电30，存储器存取电路26(0)将每一局部位 线28(0)-28(N)预充电为逻辑‘1’值。在预充电输入32上产生预充电30。在此类预充 电之后不久，字线34选择哪一行20(0)-20(N)使其SRAM位单元24数据读取到其局部 位线28上。在字线输入36上产生字线34。聚合局部位线28(0)-28(N)以形成聚合的读 位线38(0)。在聚合的读位线输出40(0)上产生聚合的读位线38(0)。聚合的读位线38(0) 的值等于存储在SRAM位单元24中对应于由字线34所选择的行20(0)-20(N)的数据。 聚合的读位线38(0)和全局位线启用42基于系统时钟46的上升转变而输入到位线评估 电路44(0)中。在全局位线启用输出48上产生全局位线启用42。全局位线启用42触发 位线评估电路44(0)内的锁存器50(0)，从而允许全局位线12(0)假定聚合的读位线38(0) 的值。全局位线12(0)输出到SRAM数据52(0)上。在SRAM数据输出54(0)上产生SRAM 数据52(0)。如图1中所说明，全局位线12用于SRAM数据阵列16的每一列14(0)-14(M)， 从而允许全局位线12(0)-12(M)一次输出SRAM数据阵列16的一整行20。

正如前面所述，相比于输出每一局部位线28(0)-28(N)的电路，图1的SRAM10中 的全局位线12(0)通过将更小负荷置于SRAM数据52(0)上而减少了电力消耗。这是因为 全局位线12(0)从单个SRAM位单元24输出数据而不是针对列14(0)内的每一SRAM位 单元24输出数据。尽管存在此类电力节省，但是如下文所论述，在图1的SRAM10中 的位线评估电路44(0)中采用的全局位线方案的时序特征会导致全局位线12(0)上的电力 假信号，由此增加SRAM10的电力消耗。

就此而言，图2A说明当执行导致全局位线12(0)上的电力假信号74的存储器读存 取时在图1的SRAM10内的信号72的示例性时序。如图所示及下文所论述，通过系统 时钟46的上升转变触发全局位线启用42。如图2A中所说明，在SRAM10中的存储器 读存取期间，在系统时钟46的上升转变76之后，预充电30、字线34和全局位线启用 42转变为高。预充电30在转变78处转变到逻辑‘1’值，这使得局部位线28(0)-28(N) 经预充电到逻辑‘1’值。预充电局部位线28(0)-28(N)使得SRAM10的存储器存取电路 26(0)在聚合的读位线38(0)上的转变80处确证逻辑‘1’值。SRAM10对字线34的确 证(在图2A中示出为82)使得在图1的SRAM数据阵列16的列14(0)内的所选择行20 上的SRAM位单元24被读取到其相应局部位线28上。局部位线28(0)-28(N)由SRAM10 的存储器存取电路26(0)聚合、将所读取SRAM位单元24的值(在图2A中示出为84)置 于聚合的读位线38(0)上。控制电路确证全局位线启用42(在图2A中示出为86)，使得位 线评估电路44(0)能够将数据从聚合的读位线38(0)传送到全局位线12(0)上。然而，在全 局位线12(0)上来自前一存储器读存取的数据为逻辑‘0’且后一存储器读存取使得存储 器存取电路26(0)将逻辑‘0’值置于聚合的读位线38(0)上的情境下，SRAM10的时序 特征可导致全局位线12(0)上的电力假信号74，如图2A中所说明。此电力假信号74是 因为在所选择SRAM位单元24的逻辑‘0’值(在图2A中示出为88)由存储器存取电路 26(0)传送到聚合的读位线38(0)上之前控制电路过早地确证了全局位线启用42。更确切 地说，全局位线启用42的时序允许位线评估电路44(0)在聚合的读位线38(0)适当地假定 局部位线28的正确逻辑‘0’值之前将聚合的读位线38(0)的经预充电逻辑‘1’值不当 地传送到全局位线12(0)上。因此，可能将错误的正电压置于全局位线12(0)上，由此增 加SRAM10中的电力消耗。

如图2B中的信号90的示例性时序所说明，在此实施例中可以通过控制电路延迟全 局位线启用42的上升来避免或减少此类电力假信号。然而，继续参考图2B，延迟全局 位线启用42以避免电力假信号也会延迟位线评估电路44(0)将数据从聚合的读位线38(0) 传送到全局位线12(0)上。此类延迟(在图2B中示出为92)需要额外的时间来完成存储器 读存取，由此增加了SRAM10的读取时延。因此，将为有利的是在SRAM中采用全局 位线同时减少或避免在存储器读存取期间产生的电力假信号而不增加此类操作的时延。

就此而言，图3说明另一示例性SRAM94。SRAM94与图1中的SRAM10包含某 些共同的组件和电路，在图1和3之间以共同的参考标号示出这些共同的组件和电路。 然而，与图1中的SRAM10不同，图3中的SRAM94采用使用全局位线启用产生电路 96(0)-96(M)的全局位线方案，所述全局位线启用产生电路经配置以基于系统时钟46的 下降转变在全局位线启用输入100上产生全局位线启用98。这与图1的SRAM10中的 控制电路相反，图1中的SRAM10基于系统时钟46的上升转变76产生全局位线启用 42，如图2A中所说明。以此方式，可以在不增加全局位线启用98的延迟的情况下减少 或避免图3的SRAM94中的全局位线102(0)上的电力假信号，所述电力假信号由全局 位线102(0)响应于全局位线启用98太早上升而过早地假定聚合的读位线104(0)的值造 成。由于以此方式减少或避免此类电力假信号，可以在不增加存储器读存取时延的情况 下减少或避免电力消耗的相关联增加。

就此而言，继续参考图3，类似于图1中的SRAM10，图3中的SRAM94采用全 局位线102(0)-102(M)用于SRAM数据阵列16的每一列14(0)-14(M)。在全局位线输出 106(0)-106(M)上产生全局位线102(0)-102(M)。图3的SRAM94还采用存储器存取电路 108(0)-108(M)，所述存储器存取电路向相应SRAM全局位线电路110(0)-110(M)提供每 一聚合的读位线104(0)-104(M)。在聚合的读位线输出112(0)-112(M)上产生每一聚合的 读位线104(0)-104(M)。类似于上述图1，为了清楚起见，将在此实例中论述仅与SRAM 数据阵列16的列14(0)和全局位线102(0)相关的组件。然而，此实例同等地适用于SRAM 数据阵列16的其它列14(1)-14(M)和其它全局位线102(1)-102(M)，以及适用于在SRAM 94内的其它SRAM数据子阵列22中的其它列14。

继续参考图3，全局位线启用产生电路96(0)和位线评估电路114(0)两者均包含于 SRAM全局位线电路110(0)中。全局位线启用产生电路96(0)接收高电平有效全局位线启 用116和反相系统时钟46'，并且基于系统时钟46的下降转变提供全局位线启用98。在 此实施例中，通过接收高电平有效全局位线启用116和反相系统时钟46'的基于与的门 118(0)(例如，“与非”门)产生全局位线启用98。全局位线启用98触发位线评估电路114(0) 内的锁存器120(0)，从而允许全局位线102(0)假定聚合的读位线104(0)的值。输出锁存 器122(0)可以位于全局位线输出106(0)上以锁存读取值，并且全局位线102(0)耦合至 SRAM数据124(0)。在SRAM数据输出126(0)-126(M)上产生每一SRAM数据 124(0)-124(M)。以此方式，通过系统时钟46的下降转变触发全局位线启用98可以减少 或避免全局位线102(0)上的电力假信号。具体来说，取决于系统时钟46的频率，以此 方式触发全局位线启用98可以防止位线评估电路114(0)过早地将聚合的读位线104(0) 的值置于全局位线102(0)上。

就此而言，图4A说明当以第一频率操作的情况下执行存储器读存取时在图3的 SRAM94内产生的信号128的示例性时序。如下文更详细地论述，图4A的第一频率是 比图4B中说明的第二频率更高的频率。如图4A中所说明，在SRAM94中的存储器读 存取期间，随着系统时钟46的上升转变130，预充电132和字线134转变高。在转变 136处预充电132上的逻辑‘1’值使得存储器存取电路108(0)的局部位线138(0)-138(N) 经预充电，这继而将时间140处的逻辑‘1’值置于聚合的读位线104(0)上。此外，字 线134的确证(在图4A中示出为142)使得存储器存取电路108(0)将列14(0)内的所选择 行20上的SRAM位单元24读取到其相应局部位线138上。局部位线138(0)-138(N)被 聚合，并且存储器存取电路108(0)将读取SRAM位单元24的值(在图4A中示出为144) 置于聚合的读位线104(0)上。全局位线启用98由全局位线启用产生电路96(0)产生，所 述全局位线启用产生电路通过系统时钟46的下降转变(在图4A中示出为146)触发，并 且允许位线评估电路114(0)在时间147将聚合的读位线104(0)的值置于全局位线102(0) 上。如图4A中作为148所说明，全局位线启用98被确证，随后聚合的读位线104(0) 假定逻辑‘0’值。在其中全局位线102(0)的前一值和通过存储器存取电路108(0)读取到 聚合的读位线104(0)上的值两者均为逻辑‘0’值的情境下，可以在全局位线102(0)上避 免电力假信号。这是因为全局位线启用98不允许位线评估电路114(0)在从预充电逻辑 ‘1’值转变为读取逻辑‘0’值之前将聚合的读位线104(0)传送到全局位线102(0)。然而， 基于图3的SRAM94内的时序特征，当以图4A中说明的第一频率操作时仍然可能发生 电力假信号。在某些例子中，考虑到由于以高达第一频率的频率操作而实现的提高的性 能，此类电力假信号的负面影响是可以接受的。相反，当(例如)在较低电力模式期间以 低于第一频率的频率操作时，电力假信号以及所导致的电力消耗的增加被性能的增益抵 消，并且由此是不合需要的。

就此而言，图4B说明当以第二频率(其为比图4A的第一频率低的频率)操作的情况 下执行存储器读存取时在图3的SRAM94内产生的信号150的示例性时序。图4B中说 明的信号共享与图4A中的信号类似的特性，除系统时钟46之外。图4A中的系统时钟 46以周期‘t’操作，而图4B中的系统时钟46以更长的周期‘3t’操作，从而产生低 于图4A的第一频率的第二频率。由于更低的第二频率，系统时钟46的下降转变152相 比于图4A更高的第一频率的系统时钟的下降转变推迟出现。因此，通过全局位线启用 产生电路96(0)响应于系统时钟46的下降转变152而产生的全局位线启用98也相比于 图4A中的相同信号推迟确证。然而，全局位线启用产生电路96(0)因此直到图4B中的 示出为154的较晚的时间才将确证全局位线启用98，所述时间在通过存储器存取电路 108(0)将逻辑‘0’值置于聚合的读位线104(0)上之后。此外，尽管全局位线启用98比 由系统时钟46的上升转变触发的情况推迟确证，但是存储器读存取时延并不增加，因 为所述值是在下一个系统时钟46循环开始之前通过位线评估电路114(0)置于全局位线 102(0)上的，图4B中示出为156。结果是，当SRAM94以更低的第二频率操作时在全 局位线启用98上不包含延迟的情况下避免了全局位线102(0)上的电力假信号。因此， 当以第二频率操作时，通过系统时钟46的下降转变触发全局位线启用98减少或避免了 在某些情形下的电力假信号，以便减少或避免电力消耗的增加但不增加存储器读存取的 时延。

就此而言，图5是说明当某些先前值存储在输出锁存器122(0)中时由图3的SRAM 94执行的某些值的存储器读存取的示例性影响的表图158。如图5中所说明，如果存储 在输出锁存器122(0)中的来自前一操作的值是逻辑‘0’，且后一存储器读存取产生置于 全局位线102(0)上的逻辑‘0’值(也称为“存储0/读取0”情境)，则避免了电力假信号， 由此减少电力消耗而不增加存储器读存取时延。然而，如果存储在输出锁存器122(0)中 的来自前一操作的值是逻辑‘0’，且后一存储器读存取产生置于全局位线102(0)上的逻 辑‘1’，则不能避免电力假信号。这是因为逻辑‘1’置于全局位线102(0)上，且其保 持逻辑‘1’值直到存储器读存取用逻辑‘0’值替代它。尽管在这种情况下没有避免电 力假信号，但通过系统时钟46的下降转变触发全局位线启用98仍然提供在“存储0/ 读取0”的情境中减少或避免电力假信号同时避免因延迟全局位线启用98而导致增加存 储器读存取时延的优势。当输出锁存器122(0)具有从前一操作存储的逻辑‘1’时，对 于发生的任何存储器读存取出现相同结果。这是因为如果逻辑‘1’置于全局位线102(0) 上，则全局位线102(0)的值将保持逻辑‘1’值，或将从逻辑‘1’值转变为逻辑‘0’ 值。因此，这些情境皆不会导致全局位线102(0)临时转变为错误的逻辑‘1’值。尽管 在这些情境中并未引起或避免电力假信号，但是图3的SRAM94仍然在“存储0/读取0” 的情境中减少或避免电力假信号同时避免存储器读存取时延的增加。

继续参考图3，现在描述存储器存取电路108(0)以提供进一步细节。在此实施例中， 存储器存取电路108(0)包含对应于SRAM数据阵列16的列14(0)内的每一SRAM位单 元24的逻辑。针对列14(0)内的每一相应SRAM位单元24包含预充电晶体管 160(0)-160(N)。预充电晶体管160(0)耦合至电源162和局部位线138(0)，并且接收预充 电132。预充电132在存储器读存取起始时激活预充电晶体管160(0)，由此将逻辑‘1’ 值置于局部位线138(0)-138(N)上。列14(0)内的每一SRAM位单元24提供至相应高电 平有效数据晶体管164(0)-164(N)，所述高电平有效数据晶体管耦合至相应接地源166和 字线晶体管168(0)-168(N)。如果SRAM位单元24数据等于逻辑‘0’值，那么数据晶 体管164(0)保持断开且没有数据传送到存储器存取电路108(0)中。如果SRAM位单元 24数据等于逻辑‘1’值，那么数据晶体管164(0)被激活，且逻辑‘0’值(例如，接地 电压)被传送到字线晶体管168(0)。字线晶体管168(0)耦合至数据晶体管164(0)和局部位 线138(0)，并且接收字线134以指示是否选择特定行20用于存储器读存取。

在字线晶体管168(0)激活后，如果通过数据晶体管164(0)提供值，那么所述值被提 供到局部位线138(0)。因此，如果SRAM位单元24以逻辑‘1’值激活数据晶体管164(0)， 则字线134激活字线晶体管168(0)，并且局部位线138(0)接收逻辑‘0’值。然而，如果 数据晶体管164(0)或字线晶体管168(0)未经激活，则局部位线138(0)保持在经预充电逻 辑‘1’值。每一局部位线138(0)-138(N)聚合成聚合的读位线104(0)，所述聚合的读位 线通过存储器存取电路108(0)提供到SRAM全局位线电路110(0)。当聚合局部位线 138(0)-138(N)时，如果任何局部位线138接收到逻辑‘0’值，则所述值被传送到聚合 的读位线104(0)上。否则的话，聚合的读位线104(0)将接收局部位线138(0)-138(N)的经 预充电逻辑‘1’值。因为在此实施例中数据晶体管164(0)-164(N)是高电平有效的，所 以在全局位线输出106(0)与SRAM数据输出126(0)之间包含反相器170(0)，使得从SRAM 位单元24读取的值适当地呈现在SRAM数据124(0)上。在另一实施例中，如果使用低 电平有效数据晶体管代替高电平有效数据晶体管164(0)-164(N)，则可以移除反相器 170(0)。在上述存储器存取电路108(0)的任一实施例中，通过系统时钟46的下降转变触 发全局位线启用98可以减少或避免全局位线102(0)上的电力假信号。

就此而言，图6说明采用使用全局位线启用产生电路96(0)的全局位线方案的另一 示例性SRAM172，所述全局位线启用产生电路经配置以基于系统时钟46的下降转变产 生全局位线启用98。此实施例包含与图3中先前描述的那些类似的SRAM数据阵列16、 存储器存取电路108(0)和全局位线启用产生电路96(0)。SRAM全局位线电路174(0)包含 全局位线启用产生电路96(0)和位线评估电路176(0)。然而，如图6中说明及下文更详细 论述，SRAM全局位线电路174(0)内的位线评估电路176(0)包含将聚合的读位线104(0) 置于全局位线102(0)上的三态逻辑177(0)，而不是包含锁存器。“三态逻辑”是允许输出 端口上的三个独特状态的逻辑：逻辑‘1’、逻辑‘0’和高阻抗。高阻抗状态使得逻辑 的输出端口既不提供逻辑‘1’也不提供逻辑‘0’，意味着三态逻辑的输出对电路的其 余部分不具有影响。当三态逻辑以高阻抗状态操作时，三态逻辑的功能类似于断开开关， 意味着没有电流传送通过三态逻辑。因此，以三态逻辑的高阻抗状态操作减少了电力消 耗。

继续参考图6，位线评估电路176(0)包含接收聚合的读位线104(0)和全局位线启用 98的基于与的门178(0)(例如，“与非”门)。位线评估电路176(0)还包含接收聚合的读位 线104(0)的反相器180(0)。在位线评估电路176(0)中还包含上拉晶体管182(0)和下拉晶 体管184(0)。“上拉”晶体管用于通过将输出耦合至电源电压而将电源电压施加到具有 逻辑‘1’值的输出上。这有助于确保期望的逻辑‘1’值保持在适当的电压电平。“下 拉”晶体管用于通过将输出耦合至接地电压而将等于接地的电压施加到具有逻辑‘0’ 值的输出上。这有助于确保期望的逻辑‘0’值保持在适当的电压电平。上拉晶体管182(0) 接收基于与的门178(0)的输出，并且在聚合的读位线104(0)和全局位线启用98各自具有 逻辑‘1’值时将全局位线102(0)耦合至电源电压186。下拉晶体管184(0)接收反相器 180(0)的输出，并且在聚合的读位线104(0)具有逻辑‘0’值时将全局位线102(0)耦合至 接地电压188。

重要的是应注意，包含反相器180(0)的路径并非取决于全局位线启用98。这是因为 此路径的激活仅可以使得逻辑‘0’置于全局位线102(0)上，且不会使得将错误的逻辑 ‘1’值置于全局位线102(0)上。因此，不必通过全局位线启用98控制此路径的时序， 因为所述路径不会传播电力假信号到全局位线102(0)。在其中聚合的读位线104(0)具有 逻辑‘1’值但是全局位线启用98具有逻辑‘0’值的实例中，位线评估电路176(0)以 高阻抗状态操作，并且不向全局位线102(0)提供值。因此，在位线评估电路176(0)中使 用三态逻辑177(0)可以通过仅在需要将数据置于全局位线102(0)上时将电流传输到全局 位线102(0)上来进一步减少SRAM172内的电力消耗。

继续参考图6，还提供一种全局位线启用产生电路190的替代实施例。替代全局位 线启用产生电路190包含接收预充电132的基于与的门192(例如，“与非”门)。还包含 接收系统时钟46和基于与的门194的输出的基于或的门194(例如，“或非”门)。以此 方式，替代全局位线启用产生电路190产生通过系统时钟46的下降转变触发的全局位 线启用196。类似于上述情境，可以在不增加全局位线启用196的延迟的情况下减少或 避免全局位线102(0)上的电力假信号，所述电力假信号由位线评估电路176(0)响应于全 局位线启用196太早上升而过早地将聚合的读位线104(0)置于全局位线102(0)上造成。 由于以此方式减少或避免此类电力假信号，可以在不增加存储器读存取时延的情况下减 少或避免电力消耗的相关联增加。

根据本文中所揭示的实施例的用于减少在存储器读存取期间的电力假信号的 SRAM全局位线电路及其相关方法和系统可以在任何基于处理器的装置中提供或集成 到任何基于处理器的装置中。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信 装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携 式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调 谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字 视频播放器、视频播放器、数字视频光盘(DVD)播放器以及便携式数字视频播放器。

就此而言，图7说明基于处理器的系统198的实例，所述系统可以采用图3和6中 说明的用于减少在存储器读存取期间的电力假信号的SRAM全局位线电路110(0)和 174(0)。在此实例中，基于处理器的系统198包含一或多个中央处理单元(CPU)200，每 一中央处理单元包含一或多个处理器202。CPU200可以具有耦合至处理器202以用于 对临时存储的数据进行快速存取的高速缓冲存储器204。高速缓冲存储器204内的高速 缓冲存储器单元206可以是任何类型的存储器，包含但不限于(相应地)图3和6的SRAM 94和SRAM172。CPU200耦合至系统总线208且可将包含在基于处理器的系统198中 的主装置和从装置互相耦合。众所周知，CPU200通过经由系统总线208交换地址、控 制和数据信息而与这些其它装置通信。例如，CPU200可将总线事务请求传送到作为从 装置的实例的存储器控制器210。虽然图7中未说明，但是可提供多个系统总线208， 其中每一系统总线208构成不同构造。

其它主装置和从装置可以连接到系统总线208。如图7中所说明，作为实例，这些 装置可以包含系统存储器212、一或多个输入装置214、一或多个输出装置216、一或多 个网络接口装置218和一或多个显示器控制器220。输入装置214可以包含任何类型的 输入装置，包含但不限于输入键、开关、话音处理器等。输出装置216可以包含任何类 型的输出装置，包含但不限于音频、视频、其它视觉指示等。网络接口装置218可以是 经配置以允许数据与网络222间的交换的任何装置。网络222可以是任何类型的网络， 包含但不限于有线或无线网络、私用网络或公用网络、局域网(LAN)、广域网(WLAN) 和因特网。网络接口装置218可经配置以支持期望的任何类型的通信协议。系统存储器 212可以包含一或多个存储器单元224。系统存储器212内的存储器单元224可以是任 何类型的存储器，包含但不限于(相应地)图3和6的SRAM94和SRAM172。

CPU200还可经配置以经由系统总线208访问显示控制器218以控制发送到一或多 个显示器226的信息。显示控制器220经由一或多个视频处理器228将信息发送到显示 器226以进行显示，所述一或多个视频处理器将待显示的信息处理成适合于显示器226 的格式。显示器226可以包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液 晶显示器(LCD)、等离子显示器等。显示控制器220内的存储器单元230可以是任何类 型的存储器，包含但不限于(相应地)图3和6的SRAM94和SRAM172。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻 辑块、模块、电路及算法可实施为电子硬件、存储在存储器或另一计算机可读媒体中且 通过处理器或其它处理装置执行的指令，或两者的组合。作为实例，本文所述的主装置 和从装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文所揭示的存储器 可以是任何类型和大小的存储器，并且可经配置以存储期望的任何类型的信息。为清楚 地说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、 电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或施加于整个系统的设计 约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实 施决策不应被解释为引起偏离本发明的范围。

结合本文中所揭示的实施例描述的各种说明性逻辑块、模块及电路可用通用处理 器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可 编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功 能的其任何组合实施或执行。处理器可以是微处理器，但在替代例中，处理器可以是任 何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如， DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它 此类配置。

本文所揭示的实施例可以体现在硬件及存储在硬件中的指令中，并且可以(例如)驻 留在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、 电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、CD-ROM或所属领 域中已知的任何其它形式的计算机可读媒体中。示例性存储媒体耦合至处理器，使得处 理器可从存储媒体读取信息并且将信息写入到存储媒体。在替代方案中，存储媒体可集 成到处理器。处理器及存储媒体可以驻留在ASIC中。ASIC可驻留在远程站点中。在替 代方案中，处理器和存储媒体可作为离散组件驻留在远程站点、基站或服务器中。

还应注意，描述在本文中的示例性实施例中的任一者中描述的操作步骤是为了提供 实例及论述。可以用除了所说明的序列之外的大量不同序列执行所描述的操作。另外， 单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合示例性实 施例中所论述的一或多个操作步骤。应理解，如所属领域的技术人员将容易显而易见， 流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可 使用多种不同技术和技法中的任一者来表示信息和信号。例如，可通过电压、电流、电 磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示贯穿以上描述可能参考的数据、 指令、命令、信息、信号、位、符号和码片。

提供本发明的前述描述以使所属领域的技术人员能够制造或使用本发明。所属领域 的技术人员将容易显而易见对本发明的各种修改，且本文中界定的一般原理可应用于其 它变化而不脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例 和设计，而是应被赋予与本文中所揭示的原理和新颖特征相一致的最广范围。