数据输出电路、包括其的半导体存储装置及其操作方法

摘要

一种数据输出电路，可以包括：第一节点，接收第一选通信号；第二节点，接收第二选通信号；输入控制单元，被耦接至第一节点和第二节点，以及响应于读取命令来接收从通过半导体存储装置的第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

说明书

相关申请的交叉引用

本申请要求2014年12月5日提交给韩国知识产权局的申请号为10-2014-0174446的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例总体涉及一种集成电路，更具体地，在一个或更多个实施例中涉及一种数据输出电路、包括该数据输出电路的半导体存储装置及其操作方法。

背景技术

当半导体存储装置响应来自对应的存储控制器的读取命令时，响应于地址信号不仅可以从单一单元块读出数据位，还可以从多个单元块中读出数据位。

提供多个单元块(例如，存储体)以同时工作于不同的请求。当从多个单元块读出数据位时，数据位可以通过由多个单元块共享的全局输入/输出线传送至管型锁存单元。在半导体存储装置中，地址选通信号可以用于激活特定地址，而数据选通信号可以用于捕获数据信号。选通信号可以响应于读取命令而由每个单元块的列信号产生。与突发长度(bustlength)相对应的数据选通信号可以响应于选通信号而产生，以及通过全局输入/输出线传输的数据可以同步于数据选通信号而被临时储存在管型锁存单元中。储存在管型锁存单元中的数据可以响应于输出选通信号而输出。

为了无误地读出数据，经由全局输入/输出线的数据传输的时序与数据选通信号产生的时序之间的裕度可以被认为是重要因素。

发明内容

在一个实施例中，一种数据输出电路可以包括：第一节点，被配置为接收第一选通信号；第二节点，被配置为接收第二选通信号；以及输入控制单元，被耦接至第一节点和第二节点，其中，输入控制单元响应于读取命令来接收从通过半导体存储装置的第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

在一个实施例中，一种半导体存储装置可以包括：核心区，包括多个单元块；以及外围区，包括数据输出电路，其中，数据输出电路可以响应于读取命令来接收从通过第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

在一个实施例中，一种包括具有多个单元块的核心区和具有数据输出电路的外围区的半导体存储装置的操作方法可以包括步骤：响应于读取命令来接收从通过第一路径传输的单个选通信号产生的第一选通信号和从第二路径传输的所述单个选通信号产生的第二选通信号；以及基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

以下在名称为“具体实施方式”的部分中描述这些和其他特征、方面和实施例。

附图说明

结合附图从下面的详细说明将更清楚地理解实施例的以上和其他方面、特征和优点。在附图中：

图1是根据一个实施例的半导体存储装置的配置图；

图2是根据一个实施例的数据输出电路的配置图；

图3是根据一个实施例的管型锁存单元的示例性示图；

图4是根据一个实施例的输入控制单元的配置图；

图5是根据一个实施例的输入控制单元的电路图；

图6是根据一个实施例的数据输出时序图；以及

图7是根据一个实施例的电子系统的配置图。

具体实施方式

将参照附图来更详细地描述示例性实施例。在本文中参照剖面图(其是示例性实施例的示意图)(包括中间结构)来描述示例性实施例。照此，可以预期由于例如制造技术和/或容差的差别而引起的图示在形状上的变化。因此，实施例不应被解释为局限于本文示出的特定形状，而是可以包括变型。在附图中，为了清楚起见，层和区域的长度和尺寸可以被夸大。附图中的相同的附图标记指代相同的元件。还应理解的是，当一层被称为在另一层或衬底“上”时，其能够直接位于另一层或衬底上，或者也可以存在中间层。还应注意的是，在本说明书中，“连接/耦接”是指一个组件直接或通过中间组件间接地连接/耦接到另一个组件。此外，只要未以其它方式具体提及，则单数形式可以包括复数形式，反之亦然。

在本文中参照为示意图的剖面图和/或平面图来描述实施例。然而，实施例不应被解释为局限于此。虽然将示出并描述一些实施例，但是将理解的是，可以在这些示例性实施例中做出改变。

图1是根据一个实施例的半导体存储装置的配置图。

半导体存储装置10可以包括核心区110和外围区120。

核心区110可以包括多个单元块111-1、111-2、111-3、111-4。每个单元块111-1、111-2、111-3、111-4可以包括行控制单元113-1、113-2、113-3、113-4中的一个和列控制单元115-1、115-2、115-3、115-4中的一个。

单元块111可以包括耦接至字线(未示出)和位线(未示出)的多个单位存储单元。

行控制单元113可以接收行地址并且将其解码。行控制单元113可以根据行地址来选择多个字线中的一个。列控制单元115可以接收列地址并且将其解码。列控制单元115可以根据列地址来选择多个位线中的一个。

外围区120可以包括数据输出电路121和用于控制核心区110、命令字解码器(未示出)、电源电路(未示出)和输入/输出焊盘(未示出)的操作的控制电路。

在一个实施例中，单元块111-1、111-2、111-3、111-4可以构成核心区110。核心区110可以具有半单元块结构。例如，核心区110可以具有左单元块111-1和111-2以及右单元块111-3和111-4。左单元块111-1和111-2可以包括上块111-1和下块111-2，以及右单元块111-3和111-4可以包括上块111-3和下块111-4。

在一个实施例中，当从左单元块111-1和111-2读出数据时，可以同时读取储存在上块111-1中的数据和储存在下块111-2中的数据以加速读取操作。

当从左单元块111-1和111-2读出数据时，从上块111-1读取的第一数据D1可以通过第一全局输入/输出线GIO1被传送至数据输出电路121，而从下块111-2读取的第二数据D2可以通过第二全局输入/输出线GIO2被传送至数据输出电路121。

在选通信号发生单元(未示出)中产生的选通信号可以在经由上块111-1的列控制单元115-1传输时被延迟。在经由上块111-1的列控制单元115-1传输时被延迟而产生的延迟选通信号可以被称为第一选通信号STB1，并且可以被传送至数据输出电路121。选通信号也可以经由下块111-2的列控制单元115-2传输。选通信号可以在经由下块111-2的列控制单元115-2传输时被延迟，并且该延迟选通信号可以被称为第二选通信号STB2。第二选通信号STB2也可以被传送至数据输出电路121。

数据输出电路121可以基于经由列控制单元115-1和115-2传送的第一选通信号STB1和第二选通信号STB2来产生第一输入控制信号PIN1(未示出)和第二输入控制信号PIN2(未示出)。

在一个实施例中，数据输出电路121可以基于第一选通信号STB1和第二选通信号STB2来产生第一输入控制信号PIN1，以及基于第二选通信号STB2来产生第二输入控制信号PIN2。

因此，可以与第一输入控制信号PIN1同步地来将第一数据D1提供给第一管型锁存电路(未示出)，以及可以与第二输入控制信号PIN2同步地来将第二数据D2提供给第二管型锁存电路(未示出)。

储存在第一管型锁存电路和第二管型锁存电路中的数据D1和D2可以与第一输出控制信号和第二输出控制信号同步地被输出，然后可以通过输入/输出焊盘被输出。

在一个实施例中，数据输出电路121可以接收通过提供在上块111-1和下块111-2中的列控制单元115-1和115-2传送的第一选通信号STB1和第二选通信号STB2，基于第一选通信号STB1和第二选通信号STB2来产生第一输入控制信号PIN1，以及基于第二选通信号STB2来产生第二输入控制信号PIN2。当从上块111-1和下块111-2读取的数据D1和D2通过全局输入/输出线GIO1和GIO2传送至数据输出电路121时，第一数据D1可以与第一输入控制信号PIN1同步地储存在第一管型锁存电路中，以及第二数据D2可以与第二输入控制信号PIN2同步地储存在第二管型锁存电路中。

图2是根据一个实施例的数据输出电路的配置图。

数据输出电路20可以包括多路复用单元210、输入控制单元220和管型锁存单元230。

多路复用单元210可以接收通过第一全局输入/输出线GIO1从第一单元块传送的第一数据D1以及通过第二全局输入/输出线GIO2从第二单元块传送的第二数据D2，并且输出第一数据D1和第二数据D2。

在一个实施例中，第一单元块和第二单元块可以指包括在任何一个具有半单元块结构的单元块中的上块和下块。

输入控制单元220可以接收通过第一路径传送的第一选通信号STB1和通过第二路径传送的第二选通信号STB2，以及产生第一输入控制信号PIN1和第二输入控制信号PIN2。例如，第一路径可以是第一单元块的列控制单元，而第二路径可以是第二单元块的列控制单元。输入控制单元220可以包括耦接至第一路径的第一节点(未示出)以及耦接至第二路径的第二节点(未示出)。输入控制单元220可以将通过第一路径传送的第一选通信号STB1接收至第一节点，以及可以将通过第二路径传送的第二选通信号STB2接收至第二节点。

第一选通信号STB1和第二选通信号STB2中的每个可以是通过经由相应的传输路径延迟单个选通信号而形成的信号。在一个实施例中，输入控制单元220可以响应于第一选通信号STB1和第二选通信号STB2来产生第一输入控制信号PIN1，以及响应于第二选通信号STB2来产生第二输入控制信号PIN2。

在一个实施例中，多路复用单元210可以接收输入/输出模式信号IO_mode，以及根据与输入/输出模式信号IO_mode对应的突发长度来输出第一数据D1和第二数据D2。

输入控制单元220也可以接收输入/输出模式信号IO_mode。输入控制单元220可以除基于第一选通信号STB1和第二选通信号STB2之外还基于输入/输出模式信号IO_mode来产生第一输入控制信号PIN1，以及可以除基于第二选通信号STB2之外还基于输入/输出模式信号IO_mode来产生第二输入控制信号PIN2。

在一个实施例中，当与输入/输出模式信号IO_mode相对应的突发长度具有第一值时，输入控制单元220可以使能所有第一输入控制信号PIN1和第二输入控制信号PIN2。当突发长度具有第二值时，输入控制单元220可以仅使能第一输入控制信号PIN1。

管型锁存单元230可以响应于第一输入控制信号PIN1来储存第一数据D1，以及响应于第二输入控制信号PIN2来储存第二数据D2。

此外，管型锁存单元230可以响应于第一输出控制信号POUT1来输出锁存的第一数据D1，以及响应于第二输出控制信号POUT2来输出锁存的第二数据D2。

如图3所示，管型锁存单元230可以包括第一管型锁存电路221和第二管型锁存电路223。第一管型锁存电路221可以响应于第一输入控制信号PIN1来储存第一数据D1，以及响应于第一输出控制信号POUT1来从第一数据D1产生输出数据D1_OUT。第二管型锁存电路223可以响应于第二输入控制信号PIN2来储存第二数据D2，以及响应于第二输出控制信号POUT2来从第二数据D2产生输出数据D2_OUT。

由于来自彼此不同的单元块的第一数据D1和第二数据D2通过不同的全局输入/输出线传送(例如，第一数据D1可以通过第一全局输入/输出线GIO1传输，而第二数据D2可以通过第二全局输入/输出线GIO2传输)，因此第一数据D1的延迟时间可以不同于第二数据D2的延迟时间。由于第一选通信号STB1和第二选通信号STB2也通过彼此不同的传输路径传送，因此第一选通信号STB1的延迟时间可以不同于第二选通信号STB2的延迟时间。

在一个实施例中，可以通过基于第一选通信号STB1和第二选通信号STB2而产生的第一输入控制信号PIN1来储存第一数据D1，以及可以通过基于第二选通信号STB2而产生的第二输入控制信号PIN2来储存第二数据D2，从而确保第一数据D1与第一输入控制信号PIN1之间以及第二数据D2与第二输入控制信号PIN2之间的时序裕度(timingmargin)。

图4是根据一个实施例的输入控制单元的配置图。

根据一个实施例的输入控制单元30可以包括第一信号发生部310和第二信号发生部320。

第一信号发生部310可以响应于第一选通信号STB1和第二选通信号STB2来产生第一输入控制信号PIN1。第二信号发生部320可以响应于第二选通信号STB2来产生第二输入控制信号PIN2。

在一个实施例中，第一信号发生部310和第二信号发生部320还可以接收输入/输出模式信号IO_mode。

当与输入/输出模式信号IO_mode相对应的突发长度具有第一值时，从第一信号发生部310和第二信号发生部320输出的所有第一输入控制信号PIN1和第二输入控制信号PIN2可以被使能。当突发长度具有第二值时，仅从第一信号发生部310输出的第一输入控制信号PIN1可以被使能。

图5是根据一个实施例的输入控制单元的电路图。

输入控制单元30-1的第一信号发生部310-1可以包括：第一脉冲发生部311，其接收第一选通信号STB1和第二选通信号STB2并且产生第一脉冲；以及第一计数器部313，其对第一脉冲发生部311的输出信号的脉冲的数量计数并且输出第一输入控制信号PIN1。

第二信号发生部320-1可以包括：第二脉冲发生部321，其接收第二选通信号STB2并且产生第二脉冲；以及第二计数器部323，其对第二脉冲发生部321的输出信号的脉冲的数量计数并且输出第二输入控制信号PIN2。

当输入控制单元30-1还接收输入/输出模式信号IO_mode时，所有第一输入控制信号PIN1和第二输入控制信号PIN2，或仅第一输入控制信号PIN1可以根据输入/输出模式信号IO_mode的逻辑电平(例如，突发长度的值)来使能。

图6是根据一个实施例的数据输出时序图。

如图6所示，在通过第一全局输入/输出线GIO1传输的第一数据D1与通过第二全局输入/输出线GIO2传输的第二数据D2之间存在延迟时间差T1。

在一个实施例中，第一输入控制信号PIN1可以基于第一选通信号STB1和第二选通信号STB2来产生，而第二输入控制信号PIN2可以基于第二选通信号STB2来产生。因此，在第一输入控制信号PIN1与第二输入控制信号PIN2之间也存在时序差T2。

基于如上产生的第一输入控制信号PIN1和第二输入控制信号PIN2，可以与第一输入控制信号PIN1同步地(在预定时序裕度T3之内)将第一数据D1储存在管型锁存电路中。此外，可以与第二输入控制信号PIN2同步地(在预定时序裕度T3之内)将第二数据D2储存在管型锁存电路中。

在一个实施例中，管型锁存电路可以通过使用独立的输入控制信号来控制而在数据与输入控制信号之间具有恒定的时序裕度。

图7是根据一个实施例的电子系统的配置图。

根据一个实施例的电子系统40可以包括处理器410、存储器控制器420、存储装置421、IO控制器430、IO设备431、磁盘控制器440和磁盘驱动器441。

一个或更多个处理器410可以被提供，并且可以独立地操作或与另一个处理器结合操作。处理器410可以具有能够通过总线(例如，控制总线、地址总线或数据总线)与其他元件(例如，存储器控制器420、IO控制器430和磁盘控制器440)通信的环境。

存储控制器420可以耦接至一个或更多个存储装置421。存储控制器420可以接收来自处理器410的请求，以及基于所述请求来控制一个或更多个存储装置421。

例如，存储装置421可以包括前述半导体存储装置。

IO控制器430可以将处理器410耦接至IO设备431，以及将信号从IO设备431传送至处理器410或者从处理器410传送至IO设备431。IO设备431可以包括输入设备(诸如，键盘、鼠标、触摸屏或麦克风)以及输出设备(诸如，显示器或扬声器)。

磁盘控制器440可以在处理器410的控制下来控制一个或更多个磁盘驱动器441。

在这种电子系统40中，当对储存在存储装置421中的数据的读取命令由处理器410输入时，从存储装置421输出的数据可以与第一输入控制信号PIN1和第二输入控制信号PIN2同步地储存在管型锁存单元中，然后与第一输出控制信号POUT1和第二输出控制信号POUT2同步地输出。

以上实施例是说明性的而非限制性的。可能存在各种替代和变型。

通过以上实施例可以看出，本发明提供以下技术方案。

技术方案1.一种数据输出电路，包括：

第一节点，被配置为接收第一选通信号；

第二节点，被配置为接收第二选通信号；以及

输入控制单元，被耦接至第一节点和第二节点，其中，输入控制单元响应于读取命令来接收从通过半导体存储装置的第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

技术方案2.根据技术方案1所述的数据输出电路，其中，半导体存储装置包括多个单元块，以及数据输出电路还包括：

多路复用单元，被配置为接收通过第一单元块的第一全局输入/输出线传输的第一数据和通过第二单元块的第二全局输入/输出线传输的第二数据；以及

管型锁存单元，被配置为响应于第一输入控制信号来储存第一数据，以及响应于第二输入控制信号来储存第二数据。

技术方案3.根据技术方案2所述的数据输出电路，其中，单元块被划分为上块和下块，以及第一单元块是上块，而第二单元块是下块。

技术方案4.根据技术方案1所述的数据输出电路，其中，半导体存储装置包括被划分为上块和下块的单元块，第一选通信号通过与上块关联的第一路径传输，而第二选通信号通过与下块关联的第二路径传输。

技术方案5.根据技术方案1所述的数据输出电路，其中输入控制单元响应于输入/输出模式信号来产生第一输入控制信号和第二输入控制信号。

技术方案6.一种半导体存储装置，包括：

核心区，包括多个单元块；以及

外围区，包括数据输出电路，

其中，数据输出电路响应于读取命令来接收从通过第一路径传输的单个选通信号产生的第一选通信号和从半导体存储装置的第二路径传输的所述单个选通信号产生的第二选通信号，基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

技术方案7.根据技术方案6所述的半导体存储装置，其中数据输出电路还包括：

多路复用单元，被配置为接收通过第一单元块的第一全局输入/输出线传输的第一数据和通过第二单元块的第二全局输入/输出线传输的第二数据；以及

管型锁存单元，被配置为响应于第一输入控制信号来储存第一数据，以及响应于第二输入控制信号来储存第二数据。

技术方案8.根据技术方案7所述的半导体存储装置，其中，单元块被划分为上块和下块，以及第一单元块是上块，而第二单元块是下块。

技术方案9.根据技术方案6所述的半导体存储装置，其中，所述多个单元块中的每个被划分为上块和下块，第一选通信号通过与上块关联的第一路径传输，而第二选通信号通过与下块关联的第二路径传输。

技术方案10.根据技术方案6所述的半导体存储装置，其中，数据输出电路响应于输入/输出模式信号来产生第一输入控制信号和第二输入控制信号。

技术方案11.一种半导体存储装置的操作方法，所述半导体存储装置包括具有多个单元块的核心区和具有数据输出电路的外围区，所述操作方法包括步骤：

响应于读取命令来接收从通过第一路径传输的单个选通信号产生的第一选通信号和从第二路径传输的所述单个选通信号产生的第二选通信号；以及

基于第一选通信号和第二选通信号来产生第一输入控制信号，以及基于第二选通信号来产生第二输入控制信号。

技术方案12.根据技术方案11所述的半导体存储装置的操作方法，还包括步骤：

响应于读取命令来接收通过第一单元块的第一全局输入/输出线传输的第一数据和通过第二单元块的第二全局输入/输出线传输的第二数据；以及

响应于第一输入控制信号来储存第一数据，以及响应于第二输入控制信号来储存第二数据。

技术方案13.根据技术方案12所述的半导体存储装置的操作方法，其中，单元块被划分为上块和下块，以及第一单元块是上块，而第二单元块是下块。

技术方案14.根据技术方案11所述的半导体存储装置的操作方法，其中，单元块被划分为上块和下块，第一选通信号通过与上块关联的第一路径传输，而第二选通信号通过与下块关联的第二路径传输。

技术方案15.根据技术方案11所述的半导体存储装置的操作方法，其中，第一输入控制信号和第二输入控制信号响应于输入/输出模式信号而产生。