一种基于分级位线结构的SRAM半选干扰消除结构

摘要

本发明公开一种基于分级位线结构的SRAM半选干扰消除结构，包括存储阵列；所述存储阵列为分级位线结构；存储阵列中的存储单元具有单独的读操作支路；存储阵列中的每一列划分为若干个子模块。本发明采用虚拟地线控制，将子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col控制各地线控制开关的导通状态，切断了读操作时未选中列单元其位线放电通路，从而完全消除了由于半选干扰而导致的静态功耗消耗；而通过局部位线悬浮技术的采用，则在写操作时迫使未选中列局部位线浮空，从而消除了短路放电路径，并且有效地减小了局部位线对半选单元的干扰，使得单元鲁棒性提升，噪声容限增大。

说明书

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种SRAM(StaticRandomAccessMemory， 静态随机访问存储器)半选干扰消除结构。

背景技术

随着科技的发展和生活方式的转变，人们对于植入式生物芯片以及可穿戴装置等在内的 健康辅助设备的需求越来越高。这些设备大都由电池供电，为延长其使用寿命，要求内部存储 器SRAM能够以较低的功耗运行。但是，由于存储阵列多采用交织准则排布，SRAM工作时 会产生严重的半选干扰问题。如图1所示，读写操作时，未选中单元受位线预充电平干扰，存 储节点Q电压抬升，不仅导致了严重的短路功耗消耗，也使得单元鲁棒性大幅降低，数据难 以正常维持。针对此，科研人员从不同角度进行研究，以试图解决这一问题。

在文献“FujiwaraH,YabuuchiM,MorimotoM,etal.A20nm0.6V2.1μW/MHz128kbSRAM withnohalfselectissuebyinterleavewordlineandhierarchicalbitlinescheme[C]//VLSICircuits (VLSIC),2013Symposiumon.IEEE,2013:C118-C119.”中，作者通过不同的译码电路来控制不 同字单元的读写，从而使得未选中的字单元读写时其存取管完全关断，以达到消除半选干扰的 目的，但若列数较多，一行中存在多个字时，则所需的译码及字线驱动电路将会十分庞大，由 此将会带来严重的面积和功耗开销。

而文献“HondaK,MiyajiK,TanakamaruS,etal.Eliminationofhalfselectdisturbin8T-SRAM bylocalinjectedelectronasymmetricpassgatetransistor[C]//CustomIntegratedCircuits Conference(CICC),2010IEEE.IEEE,2010:1-4.”中，作者通过局部电子注入技术，以人工修调 的方式增加存储单元中写传输管的阈值电压，从而减小了工作时SRAM的半选静态电流，半 选干扰对电路功耗和鲁棒性的影响得以降低。但是由于传输管阈值增加，器件的读写速度都受 影响，若修调技术准确度控制不好的话，很有可能造成读写失败。而且，文章也仅针对写操作 时的半选问题进行了优化，并未涉及读半选问题。

如上所述，尽管研究人员从不同角度提出了多种新颖的解决方案，但大都不理想，半选问 题仍然悬而未决，至今仍严重影响着SRAM电路的功耗和鲁棒性。

发明内容

本发明的目的在于提供一种基于分级位线结构的SRAM半选干扰消除结构，以解决上述 技术问题。本发明在分级位线结构的基础上，通过局部位线悬浮以及虚拟地线控制技术的结合， 不仅大幅提升了SRAM的鲁棒性，也显著减小了由于半选干扰而导致的系统功耗的消耗。

为了实现上述目的，本发明采用如下技术方案：

一种基于分级位线结构的SRAM半选干扰消除结构，包括存储阵列；所述存储阵列为分 级位线结构，将每列单元划分成若干个子模块；存储阵列中的存储单元采用8T-SRAM结构， 具有单独的读支路；子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统 一接入实际地线，并由子模块对应列的列选信号Col<i>控制各地线控制开关的导通状态。

进一步的，读操作时：对于非选中列，列选信号Col<i>为低电平，尽管存储单元处于激 活态，其读支路地线因地线控制开关的关断而进入悬浮态，位线无法放电，短路放电路径被完 全切断，整个读周期内不会因半选干扰而产生静态功耗。

进一步的，子模块的存储单元的个数为8-64。

进一步的，子模块中还包括局部灵敏放大器LSA；局部灵敏放大器LSA的正/反输出端 通过两个输出缓冲器连接子模块的局部位线，局部灵敏放大器LSA的正/反输入端通过两个传 输门连接全局位线。

进一步的，输出缓冲器包括反相器链、末级反相器、预充P管、控制开关和PC²MOS反 相器；预充P管连接反相器链的输入端，反相器链的输出端连接末级反相器的输入端和 PC²MOS反相器的输入端，末级反相器的输出端通过控制开关连接局部位线，PC²MOS反相器 的输出端连接局部位线；控制开关由读写控制信号WEN控制，WEN为高电平时，SRAM进 入写操作；预充P管的局部灵敏放大器的使能信号为LsEN，LsEN受列选信号和写字线信号 共同控制，对于非选中列，LsEN始终保持低电平；PC²MOS反相器的控制信号CTL由列选信 号Col<i>生成，存储列非选中时，CTL为高电平。

进一步的，SRAM写操作时，对于非选中列单元，其所在子模块中，控制信号LsEN和 CTL分别保持低电平和高电平，随着使能信号WEN跳变为高电平，输出缓冲器两路预充通路 均断开，局部位线实质处于悬浮态，短路静态放电路径被消除；对于选中列单元，CTL为低 电平，写操作时，信号WEN和LsEN均跳变为高电平，预充截止，数据通过PC²MOS反相器 传递至局部位线。

进一步的，还包括：

行/列译码器：对行/列地址信号进行译码；

时序电路1：结构与实际存储列完全相同，用于模拟位线的充放电过程；

时序电路2：根据时序电路1中虚拟位线的充放电情况，产生字线控制信号，从而在位 线电平低于参考电平时关断字线，节省功耗；

时序电路3：根据时序电路2中控制信号和行译码器的输出结果，生成最终供实际阵列 使用的字线信号；

预充电路：用于确保未选中列位线预充至高电平；

读写辅助电路：由数据传输模块和灵敏放大器组成，写操作时，将输入数据传输至选中 列位线，而读操作时，则将位线数据传输至灵敏放大器，以读出数据，灵敏放大器控制信号 sEN由时序电路2给出。

相对于现有技术，本发明一种基于分级位线结构的半选干扰消除结构带来的有益技术效 果是：通过虚拟地线控制，切断了读操作时未选中列单元其位线放电通路，从而完全消除了由 于半选干扰而导致的静态功耗消耗；而通过局部位线悬浮技术的采用，则在写操作时迫使未选 中列局部位线浮空，从而消除了短路放电路径，并且有效地减小了局部位线对半选单元的干扰， 使得单元鲁棒性提升，噪声容限增大。

对比已有技术，本发明的主要优势是：与分级位线结构兼容，在实现半选干扰消除的同 时，可明显优化SRAM系统的功耗和延迟；仅需加入少数控制逻辑模块，即可消除半选干扰 对未选中单元的影响，占用面积较小；存储单元仍能按照交错形式排布，系统软错误率减小； 针对读写操作分别优化，效果较好。

附图说明

下面结合附图和发明人给出的实施实例，对本发明进行详细说明。

图1为SRAM半选干扰示意图；

图2为本发明的虚拟地线控制方案的示意图；

图为本发明的局部位线悬浮技术的示意图；

图4为根据本发明的实施例的整体电路结构图；

图5为基于并行三态缓冲器的局部位线悬浮技术的具体实现示意图。

具体实施方式

本发明一种基于分级位线结构的SRAM半选消除结构，采用局部位线悬浮和虚拟地线控 制技术的结合；本发明采用8T-SRAM单元，并根据SRAM阵列规模的大小，将每列单元合理 划分成数个子模块(每个子模块包括8-64个存储单元)，以减小位线寄生电容，从而降低读写 操作时的功耗消耗。半选干扰现象来源于预充位线-存取管-下拉管这一静态放电路径的存在。 对于读操作，如图2所示，将子模块中各存储单元读支路的地线单独引出，通过地线控制开关 统一接入实际地线，并由子模块对应列的列选信号Col<i>控制各开关的导通状态，而列选信号 则由译码电路给出。由于各存储单元读支路地线并未实际接地，将其称为虚拟地线。随着字线 RWL的上跳，其连接的存取管导通，包括选中单元在内的各单元均进入激活态。对于选中列， 局部位线通过单元存取管、下拉管以及地线控制开关放电，读出数据。但是对于非选中列而言， 列选信号Col<i>为低电平，尽管单元处于激活态，但其读支路地线却因控制开关的关断而进入 悬浮态，位线无法放电，因此短路放电路径被完全切断，整个读周期内并不会因半选干扰而产 生静态功耗。虚拟地线技术基于分级位线结构提出，可大幅减小读操作开始前，选中单元地线 下拉所需时间，避免由此而产生的读错误。

在8T-SRAM单元结构中，写操作并无单独支路，无法采用虚拟地线技术。但是如图3 所示，写操作时若能采取办法切断半选单元中位线的预充回路，迫使其进入悬浮态，则静态放 电路径也可消除，从而降低系统静态功耗，而同时，悬浮态的位线基本无驱动能力，位线电平 难以对单元存储节点产生干扰，即使存取管导通，数据也能正常保持，SRAM的写半选干扰可 被明显抑制。由于分级位线结构的采用，写操作时，仅部分局部位线进入悬浮态，在确保半选 抑制的前提下，可尽可能地减小由于位线寄生电容充放电而带来的动态功耗消耗。我们称这一 方案为：局部位线悬浮技术。

本发明一种基于分级位线结构的SRAM半选干扰消除结构，包括：

行/列译码器，其中，为减小大容量SRAM中译码电路的面积和功耗消耗，对于行地址 信号，采取分级方案，两级译码；

时序电路1：虚拟列，结构与实际存储列完全相同，模拟位线的充放电过程；

时序电路2：时钟，根据时序电路1中虚拟位线的充放电情况，产生字线控制信号，从 而在位线电平低于参考电平时关断字线，节省功耗；

时序电路3：字线生成，根据时序电路2中控制信号和行译码器的输出结果，生成最终 可供实际阵列使用的字线信号，同时，加入驱动电路，以应对较大规模的存储阵列；

存储阵列：采用分级位线结构，以减小功耗和延迟，其中，LCC为局部辅助电路，由局 部灵敏放大器和地线控制开关组成，用于实现半选干扰消除；

预充电路：确保未选中列位线预充至高电平；

读写辅助电路：由数据传输模块和灵敏放大器组成，写操作时，将输入数据传输至选中 列位线，而读操作时，则将位线数据传输至灵敏放大器，以读出数据，灵敏放大器控制信号 sEN由时序电路2给出。

请参阅图4所示，为本发明的实施例的整体电路结构图。本发明一种基于分级位线结构 的SRAM半选干扰消除结构包括：行/列译码器，时序模块，存储阵列，预充电路和读写辅助 电路，其中，时序模块由三部分组成，分别用于监测实际位线放电情况，产生字线控制脉冲以 及生成最终供阵列使用的字线信号。行译码器与时序模块连接，以生成最终字线信号；列译码 器与读写辅助电路连接，从而完成多路信号的选择和对应读写列的确定；时序模块、预充电路 与存储阵列连接，以提供关键的时序信号；而存储阵列则也与读写辅助电路连接，从而保证数 据的正常输入/输出。

存储阵列采用分级位线结构，可大幅降低系统读写功耗，其最早由Intel公司的Ashish Karandikar提出，基本原理可参考图3和图4：同一存储列中每n个(n优选8-64)存储单元 组合形成一子模块，并通过存取管与全局位线连接，其选中状态则由全局字线控制。读写操作 时，随着时钟的上跳，时序电路给出所需的全局字线和子字线信号，以选中相应的子模块和存 取单元。在之后的读写过程中，有且仅有一组局部位线处于激活态，并通过电容的充放电与全 局位线交换数据。需要注意的是，全局位线仅与部分存取管的源/漏端连接，寄生电容得以明 显减小，考虑到读写操作时仅有一组局部位线处于激活态，并消耗功耗，因此，系统整体的功 耗消耗可大幅度降低。

对于读操作，采用8T-SRAM单元后，由于读位线和存储节点的去耦合，半选效应并不会 影响单元的鲁棒性，但预充位线-存取管-下拉管静态放电路径的存在，也会产生严重的半选功 耗消耗，本发明的虚拟地线技术则有效地解决了这一问题。如图2所示，读操作开始前，各子 模块局部位线预充至高电平，对于存“1”单元，下拉晶体管始终关断，读周期内位线保持高 电平，并不消耗功耗，而对于该行所有存“0”单元，随着字线RWL的上跳，处于预充状态 的局部位线通过存取管和下拉管放电，若不予以制约，将消耗大量短路静态功耗。本发明中， 将子模块各单元读支路地线引出，通过控制开关接入实际地线。控制开关的导通状态由列选信 号Col<i>控制，对于未选中列单元，Col<i>为低电平，则对应控制开关关断，放电电流无法最 终流向地，因此，并不会消耗功耗；而对于选中的实际工作单元，Col<i>则为高电平，读电流 能顺利通过控制管，最终流向地，位线电平被缓慢下拉，从而完成读“0”操作。需要注意的 是，虚拟地线连接子模块中所有单元的读支路，寄生电容大幅增加，设计时需合理选择子模块 内部单元数量(阵列越小，各子模块内的单元数越小)，并选用大尺寸的控制开关，以避免选 中单元位线放电过慢而导致的灵敏放大器错误判别。本发明通过虚拟地线控制技术，切断了读 操作时的单元短路放电路径，从而完全消除了由于半选干扰而导致的静态功耗消耗。

本发明通过采用局部位线悬浮技术，大幅降低了写半选干扰对SRAM工作的影响。在传 统6T或8TSRAM结构中，为防止数据错误写入单元，未选中时，单元位线始终预充至高电 平。如图3所示，由于采用交织结构，写操作时，随着字线的跳变，包括选中单元在内，该行 所有单元其存取管均导通，未选中单元位线通过存取管与存储“0”节点直接耦合，单元数据 受到干扰，电平抬升，并产生严重的静态功耗消耗。本发明通过断开未选中子模块中局部位线 的预充回路，迫使其进入悬浮态，则可消除短路放电路径，降低功耗，同时，进入悬浮态后， 驱动能力明显下降的局部位线，其对节点的耦合作用大幅降低，单元的鲁棒性得以提升。由于 采用分级位线结构，除选中单元所在行对应的各子模块需考虑半选效应外，阵列其余子模块中 局部位线始终预充高电平，以减小下次写操作的准备时间。

通常而言，全局位线通过存取管与局部位线连接，写操作时，为保证数据正确传输，两者 均需全摆幅翻转，功耗消耗严重。本发明在各子模块中加入局部灵敏放大器LSA，局部灵敏 放大器LSA的正/反输出端通过两个输出缓冲器连接子模块的两个局部位线，局部灵敏放大器 LSA的正/反输入端通过两个传输门连接全局位线；本发明通过检测并放大全局位线电压差， 可在极短的时间内驱动局部位线翻转，完成数据的写入。在此过程中，全局位线仅需部分放电， 由其消耗的动态功耗可大幅降低；且局部位线直接由灵敏放大器提供充放电电流，驱动能力明 显增强，SRAM的写容限也因此得以提升。请参阅图5所示，本发明通过对灵敏放大器输出缓 冲器结构的改进，可进一步实现局部位线悬浮，从而消除写操作过程中的半选干扰现象。

参见图5，本发明通过并行三态缓冲器实现局部位线悬浮。该输出缓冲器包括反相器链、 末级反相器、预充P管、控制开关和PC²MOS反相器；预充P管连接反相器链的输入端，反 相器链的输出端连接末级反相器的输入端和PC²MOS反相器的输入端，末级反相器的输出端 通过控制开关连接局部位线，PC²MOS反相器的输出端连接局部位线。图中，WEN为读写控 制信号，WEN为高电平时，SRAM进入写操作；而LsEN则为局部灵敏放大器和预充P管的 使能信号，其受列选信号和写字线信号共同控制，对于非选中列，LsEN始终保持低电平。为 实现局部位线的悬浮，本发明将灵敏放大器输出缓冲器中反相器链的最后一级改成并行结构， 一路为PC²MOS反相器(也可由三态门实现)，其控制信号CTL由列选信号Col<i>生成，存 储列非选中时，CTL为高电平；而另一路则由正常CMOS反相器以及充电控制开关组成，开 关的导通状态由写使能信号WEN决定。两路输出均连接子模块局部位线，共同承担其的预充 和驱动增强功能。

对于非选中列单元，其所在子模块中，控制信号LsEN和CTL分别保持低电平和高电平。 SRAM写操作时，随着使能信号WEN跳变为高电平，图5中的并行三态缓冲器两路预充通路 均断开，局部位线实质处于悬浮态。尽管起初高电平的局部位线仍会通过存取管对存“0”节 点放电，干扰存储数据，但随着局部位线电平的快速降低，干扰逐渐减小，直至完全消失，半 选单元的噪声容限也得以迅速恢复；而同时由于预充回路被打断，短路放电路径并不存在，整 个写周期内系统并不会产生静态功耗。不过，写操作过程中，存“0”节点对应的局部位线会 放电至低电平，而存“1”节点对应的局部位线则仍维持高电平，两者之间存在VDD的电压 差。因此，需在读操作周期内将放电位线预充至高电平，以避免在下一写操作过程中，位线上 的电压差使得数据错误写入半选单元。读操作时，尽管上支路中的充电回路仍断开，但由于 WEN已跳变至低电平，下路输出可以对局部位线充电，从而完成预充操作。

对于选中列单元，CTL为低电平，上支路与普通反相器无异，写操作时，信号WEN和 LsEN均跳变为高电平，预充截止。由于下支路断开，数据沿着上支路从灵敏放大器输出端传 输至局部位线，一旦单元存取管打开，数据即可写入。而读操作时，LsEN又跳变为低电平， 选中子模块进入预充模式，此时上下两支路均导通，共同完成对局部写位线的预充。因此，采 用局部位线悬浮结构，在保证半选单元位线悬浮，干扰消除的前提下，也并不会影响选中单元 的正常读写操作。

值得注意的是，即使采用局部位线悬浮技术，由于存取管导通，写操作时，半选单元中存 “0”节点对应的局部位线电平仍会下降，由此必然会产生动态功耗，但是与未采用该技术， 单元因受半选干扰而产生的庞大的短路静态功耗相比，这是可以忽略的。而且，通过分级位线 结构的优化，合理选择各子模块中存储单元的数目，则该功耗仍可以得到进一步降低。

综上所述，在分级位线结构的基础上，本发明针对读写操作分别引入虚拟地线控制和局部 位线悬浮技术，从而有效切断了SRAM工作时未选中列单元中存在的短路静态放电路径，系 统功耗得以明显减小；而且，由于悬浮态的局部写位线其驱动能力大幅降低，对半选单元存储 节点的耦合作用减弱，系统噪声容限增加，单元鲁棒性得以提升。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的 具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思 的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明所提交的权利要求书确 定的专利保护范围。