用于测量SRAM阵列电容的测试电路及测量SRAM阵列电容的方法

摘要

本发明提供一种用于测量SRAM阵列电容的测试电路及测量SRAM阵列电容的方法。所述测试电路包括：待测SRAM阵列、用于与待测SRAM阵列进行比较的比较SRAM阵列、与待测SRAM阵列相对应的第一PMOS管和第一NMOS管、以及与比较SRAM阵列相对应的第二PMOS管和第二NMOS管。本发明所提供的用于测量SRAM阵列电容的测试电路仅在测试结构中添加若干器件，结构简单，易于实现，并且通过该测试电路，可以通过测量电流而非直接测量电容来间接测得电容，测量速度更快，测量精度更高。

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种用于测量静态随 机存储器(SRAM)阵列电容的测试电路及测量SRAM阵列电容的 方法。

背景技术

对于SRAM阵列电容来说，当前常用电桥法来测量电容。图1 为当前常用的测量电容的电桥法电路图。如图1所示，电桥平衡时可 以用等式R_X+1/jωC_X＝R₄/R₃(R₂+1/jωC₂)来表示，则C_X＝R₃C₂/R₄。 当前常用的用于SRAM阵列电容的测试结构通常采用LCR测试仪 (例如Agilent4284)对电容进行直接测量。这类常规测试仪的精度 不高，因此直接利用这类测试仪测量电容时的误差会比较大。并且， 采用LCR测试仪测量电容时每次测试都要求电容校准(calibration)， 比较麻烦。

发明内容

针对现有技术的不足，一方面，本发明提供一种用于测量SRAM 阵列电容的测试电路，所述测试电路包括：待测SRAM阵列、用于 与所述待测SRAM阵列进行比较的比较SRAM阵列、与所述待测 SRAM阵列相对应的第一PMOS管和第一NMOS管、以及与所述比 较SRAM阵列相对应的第二PMOS管和第二NMOS管。其中，所述 第一PMOS管的漏极连接第一电源，所述第二PMOS管的漏极连接 第二电源；所述第一NMOS管的源极连接第三电源，所述第二NMOS 管的源极连接所述第三电源；所述第一PMOS管的栅极和所述第二 PMOS管的栅极相连接，所述第一NMOS管的栅极和所述第二NMOS 管的栅极相连接；所述待测SRAM阵列的第一端口连接所述第一 PMOS管的源极和所述第一NMOS管的漏极，所述待测SRAM阵列 的第二端口连接所述第三电源；所述比较SRAM阵列的第一端口连 接所述第二PMOS管的源极和所述第二NMOS管的漏极，所述比较 SRAM阵列的第二端口连接所述第三电源。

在本发明的一个实施例中，所述测试电路包括多个所述比较 SRAM阵列，并且多个所述比较SRAM阵列中的每一个均对应于一 个所述第二PMOS管和一个所述第二NMOS管。

在本发明的一个实施例中，所述待测SRAM阵列和所述比较 SRAM阵列的区别在于存储容量不同。

在本发明的一个实施例中，所述待测SRAM阵列和所述比较 SRAM阵列包含的存储单元的个数不同。

在本发明的一个实施例中，所述待测SRAM阵列和所述比较 SRAM阵列的区别在于是否包含存储单元(cell)。

在本发明的一个实施例中，所述待测SRAM阵列包含存储单元， 所述比较SRAM阵列不包含存储单元。

在本发明的一个实施例中，所述待测SRAM阵列和所述比较 SRAM阵列的区别在于所包含的工序阶段不同。

在本发明的一个实施例中，所述待测SRAM阵列包含前段工序 (FEOL)，所述比较SRAM阵列不包含前段工序。

在本发明的一个实施例中，所述第一电源和所述第二电源相同， 均为Vdd。

在本发明的一个实施例中，所述第三电源为Vss。

另一方面，本发明提供一种使用如上所述的测试电路测量SRAM 阵列电容的方法。当所述测试电路工作时，在所述第一PMOS管、 所述第一NMOS管、所述第二PMOS管以及所述第二NMOS管上加 脉冲，以使其导通或关闭；测量通过所述第一PMOS管的漏极的第 一电流和通过所述第二PMOS管的漏极的第二电流；以及基于所述 第一电流和所述第二电流、所述脉冲的频率以及使所述测试电路工作 的所述第一电源和所述第二电源的电压计算所述待测SRAM阵列的 电容。

在本发明的一个实施例中，在所述第一NMOS管和所述第二 NMOS管上所加的脉冲的宽度小于在所述第一PMOS管和所述第二 PMOS管上所加的脉冲的宽度。

本发明所提供的用于测量SRAM阵列电容的测试电路仅在测试 结构中添加若干器件，结构简单，易于实现，并且通过该测试电路， 可以通过测量电流而非直接测量电容来间接测得电容，测量速度更 快，测量精度更高。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附 图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了当前常用的测量电容的电桥法电路图；

图2示出了根据本发明实施例的、用于测量SRAM阵列电容的 测试电路的结构图；

图3示出了在图2的PMOS管和NMOS管上所加的脉冲的波形 图；

图4示出了根据本发明另一个实施例的、用于测量SRAM阵列 电容的测试电路的结构图；

图5示出了根据本发明又一个实施例的、用于测量SRAM阵列 电容的测试电路的结构图；以及

图6示出了根据本发明再一个实施例的、用于测量SRAM阵列 电容的测试电路的结构图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为 彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明 可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避 免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局 限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完 全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发 明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该” 也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术 语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其 它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。 在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详 细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详 细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施 方式。

实施例一

一方面，本发明提供一种用于测量SRAM阵列电容的测试电路。 图2示出了根据本发明实施例的、用于测量SRAM阵列电容的测试 电路200的结构图。如图2所示，用于测量SRAM阵列电容的测试 电路200包括待测SRAM阵列201、用于与待测SRAM阵列201进 行比较的比较SRAM阵列202、与待测SRAM阵列相对应的第一 PMOS管203和第一NMOS管204、以及与比较SRAM阵列202相 对应的第二PMOS管205和第二NMOS管206。

其中，第一PMOS管203的漏极连接第一电源，第二PMOS管 205的漏极连接第二电源；

第一NMOS管204的源极连接第三电源，第二NMOS管206的 源极连接第三电源；

第一PMOS管203的栅极和第二PMOS管205的栅极相连接， 第一NMOS管204的栅极和第二NMOS管206的栅极相连接；

待测SRAM阵列201的第一端口A连接第一PMOS管203的源 极和第一NMOS管204的漏极，待测SRAM阵列201的第二端口B 连接第三电源；

比较SRAM阵列202的第一端口连接第二PMOS管205的源极 和第二NMOS管206的漏极，比较SRAM阵列202的第二端口连接 第三电源。

如本领域普通技术人员所能理解的，第一电源和第二电源可以为 不同的电源，也可以为相同的电源，例如第一电源和第二电源可以均 为Vdd。第三电源可以为Vss。因此，测试电路200的电路板上可以 至少需要5个焊盘(PAD)。例如，第一电源在第一焊盘、第二电源 在第二焊盘、第三电源在第三焊盘、第一PMOS管和第二PMOS管 在第四焊盘、第一NMOS管和第二NMOS管在第五焊盘。

当测试电路200工作时，可以在第一PMOS管203、第一NMOS 管204、第二PMOS管205以及第二NMOS管206上加脉冲以使其 导通或关闭。图3示出了在图2的PMOS管和NMOS管上所加的脉 冲的波形图。如图3所示，在NMOS管上所加的脉冲的宽度可以小 于在PMOS管上所加的脉冲的宽度。例如，在NMOS管上所加的脉 冲的宽度可以为在PMOS管上所加的脉冲的宽度的0.8倍，用表达式 可表示为：N_脉宽＝0.8*P_脉宽。若PMOS管的延时P_延时为0，则NMOS 管的延时用表达式可表示为：N_延时＝(P_脉宽-N_脉宽)/2。脉冲频率可以 表示为X，则待测SRAM阵列电容C用表达式可以表示为：C＝Q/U， 其中电量Q＝(IA1-IA2)/X，电压U＝Vdd，其中IA1为可通过电流 表A1测量的通过第一PMOS管203的漏极的电流，并且IA2为可通 过电流表A2测量的通过第二PMOS管205的漏极的电流。

本发明所提供的上述用于测量SRAM阵列电容的测试电路200 仅在测试结构中添加若干器件(成对的PMOS管和NMOS管)，结构 简单，易于实现，并且通过该测试电路200，可以通过测量电流而非 直接测量电容来间接测得电容，测量速度更快，测量精度更高。

根据本发明的一个实施例，待测SRAM阵列和比较SRAM阵列 的区别可以在于是否包括存储单元。示例性地，待测SRAM阵列可 以为包含存储单元的SRAM阵列，而比较SRAM阵列可以为不包含 存储单元的SRAM阵列。图4示出了根据本发明的一个实施例的、 用于测量SRAM阵列电容的测试电路400的结构图。

如图4所示，在测试电路400中，待测SRAM阵列401为包含 存储单元的SRAM阵列，比较SRAM阵列402为不包含存储单元的 SRAM阵列。在测试电路400中，待测SRAM阵列401的第一端口 A可以位于其位线(BL)或字线(WL)处。与前面所述的测试电路 200的原理相同，在测试电路400中，待测SRAM阵列电容C＝Q/U， 其中电量Q＝(IA1-IA2)/X，电压U＝Vdd，其中IA1为可通过电流 表A1测量的通过第一PMOS管403的漏极的电流，并且IA2为可通 过电流表A2测量的通过第二PMOS管405的漏极的电流。

该测试电路400仅在测试结构中添加若干器件(2个PMOS管和 2个NMOS管)，结构简单，易于实现，并且通过该测试电路400， 可以通过测量电流而非直接测量电容来间接测得电容，测量速度更 快，测量精度更高。此外，在测试时，待测SRAM阵列和比较SRAM 阵列中的外围电路的电容是彼此并联的，因此可以被简单地移除，这 就避免了外围电路对待测SRAM阵列的干扰。

根据本发明的一个实施例，待测SRAM阵列和比较SRAM阵列 的区别可以在于所包含的工序阶段不同。示例性地，待测SRAM阵 列可以为包含前段工序的SRAM阵列，而比较SRAM阵列可以为不 包含前段工序的SRAM阵列。示例性地，待测SRAM阵列可以为包 含后段工序(BEOL)的SRAM阵列，而比较SRAM阵列可以为不 包含后段工序的SRAM阵列。图5示出了根据本发明的一个实施例 的、用于测量SRAM阵列电容的测试电路500的结构图。

如图5所示，在测试电路500中，待测SRAM阵列501为包含 前段工序的SRAM阵列，比较SRAM阵列502为不包含前段工序的 SRAM阵列。与前面所述的测试电路200的原理相同，在测试电路 500中，待测SRAM阵列电容C＝Q/U，其中电量Q＝(IA1-IA2)/X， 电压U＝Vdd，其中IA1为可通过电流表A1测量的通过第一PMOS 管503的漏极的电流，并且IA2为可通过电流表A2测量的通过第二 PMOS管505的漏极的电流。

该测试电路500仅在测试结构中添加若干器件(2个PMOS管和 2个NMOS管)，结构简单，易于实现，并且通过该测试电路500， 可以通过测量电流而非直接测量电容来间接测得电容，测量速度更 快，测量精度更高。此外，该测试电路500可以用于区分前段工序和 后段工序并联电容。

根据本发明的一个实施例，用于测量SRAM阵列电容的测试电 路可以包括多个比较SRAM阵列，并且多个比较SRAM阵列中的每 一个对应于一个第二PMOS管和一个第二NMOS管。示例性地，用 于测量SRAM阵列电容的测试电路可以包括2个比较SRAM阵列。 可选地，待测SRAM阵列和比较SRAM阵列的区别在于存储容量不 同。示例性地，待测SRAM阵列和比较SRAM阵列可以包含不同个 数的存储单元。图6示出了根据本发明的一个实施例的、用于测量 SRAM阵列电容的测试电路600的结构图。

如图6所示，在测试电路600中，包括待测SRAM阵列601以 及比较SRAM阵列602和比较SRAM阵列603。其中，待测SRAM 阵列601的存储容量为5K，比较SRAM阵列602的存储容量为10K， 比较SRAM阵列603的存储容量为20K。其中，比较SRAM阵列602 与第二PMOS管606和第二NMOS管607相对应；比较SRAM阵列 603与第二PMOS管608和第二NMOS管609相对应。即，比较SRAM 阵列602的第一端口连接第二PMOS管606的源极和第二NMOS管 607的漏极，第二端口连接Vss；比较SRAM阵列603的第一端口连 接第二PMOS管608的源极和第二NMOS管609的漏极，第二端口 连接Vss。与前面所述的测试电路200的原理相同，在测试电路600 中，待测SRAM阵列电容C＝Q/U，其中电量Q＝(IA3-IA2)/(X*10K) 或者(IA3-IA1)/(X*15K)，电压U＝Vdd，其中IA1为可通过电流 表A1测量的通过第一PMOS管604的漏极的电流，IA2为可通过电 流表A2测量的通过第二PMOS管606的漏极的电流，并且IA3为可 通过电流表A3测量的通过第二PMOS管608的漏极的电流。

该测试电路600仅在测试结构中添加若干器件(3个PMOS管和 3个NMOS管)，结构简单，易于实现，并且通过该测试电路600， 可以通过测量电流而非直接测量电容来间接测得电容，测量速度更 快，测量精度更高。

实施例二

另一方面，本发明提供一种使用上述测试电路测量SRAM阵列 电容的方法。所述方法包括：当所述测试电路工作时，在第一PMOS 管、第一NMOS管、第二PMOS管以及第二NMOS管上加脉冲，以 使其导通或关闭；测量通过第一PMOS管的漏极的第一电流和通过 第二PMOS管的漏极的第二电流；以及基于第一电流和第二电流、 脉冲的频率以及使测试电路工作的第一电源和第二电源的电压计算 待测SRAM阵列的电容。示例性地，在PMOS管和NMOS管上所加 的脉冲的频率为X，所测得的第一电流为IA1、第二电流为IA2，使 测试电路工作的第一电源和第二电源的电压均为Vdd，则待测SRAM 阵列电容C＝Q/U，其中电量Q＝(IA1-IA2)/X，电压U＝Vdd。

根据本发明的一个实施例，在第一NMOS管和第二NMOS管上 所加的脉冲的宽度小于在第一PMOS管和第二PMOS管上所加的脉 冲的宽度。示例性地，在NMOS管上所加的脉冲的宽度可以为在 PMOS管上所加的脉冲的宽度的0.8倍，用表达式可表示为：N_脉宽＝0.8*P_脉宽。若PMOS管的延时P_延时为0，则NMOS管的延时用表达 式可表示为：N_延时＝(P_脉宽-N_脉宽)/2。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述 实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述 的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局 限于上述实施例，根据本发明的教导还可以做出更多种的变型和修 改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的 保护范围由附属的权利要求书及其等效范围所界定。