用于半导体器件的封装及其组装方法

摘要

本发明的各个实施例涉及用于半导体器件的封装及其组装方法。本公开的一个或多个实施例涉及包括堆叠的微机电传感器MEMS裸片和专用集成电路(ASIC)裸片的封装。MEMS裸片和ASIC裸片的较小者堆叠在MEMS裸片和ASIC裸片的较大者上。这两个裸片的较大者可以形成封装的一个或多个尺寸。在一个实施例中，这两个裸片的较大者的底表面形成封装的外表面。就此而言，封装可在另一部件(如板或其他封装)上占据较少的横向空间。

说明书

技术领域

本发明大体上涉及半导体封装及其组装方法的领域。

背景技术

对半导体裸片进行封装，来保护裸片不受外部环境影响并且提供机 械支持。对于半导体器件的制造商来说，一直面临增加封装的大小的压 力。对这种压力的一个应对措施是芯片级和晶片级封装开发。这些均是 具有非常接近半导体裸片实际面积的占用面积的封装。芯片级封装通常 是可使用例如球栅阵列(BGA)和倒装芯片配置而表面安装的。

另一应对措施是组装包括包封在单个封装主体中的多个半导体裸片 或芯片的系统中封装(SiP)。例如，微机电系统(MEMS)封装通常包 括呈并排构型耦合至衬底的的MEMS裸片以及专用集成电路(ASIC) 裸片。ASIC裸片如通过导线来电耦合至MEMS裸片以及衬底。

为进一步减小封装大小，可以使MEMS裸片和ASIC裸片在衬底上 彼此堆叠。一般来说，较大裸片将会位于底部并耦合至衬底。即，堆叠 可以包括耦合至衬底的ASIC裸片，并且小于ASIC裸片的MEMS裸片 耦合至MEMS裸片的上表面。

通常利用将MEMS裸片和ASIC裸片耦合在一起的导电通孔 (throughvia)来进一步减小封装大小。然而，导电通孔通常需要昂贵的 处理技术。因此，一直期望以减少的成本提供更小封装。

发明内容

本发明的一个或多个实施例涉及包括堆叠的微机电传感器MEMS 裸片和专用集成电路(ASIC)裸片的封装。MEMS裸片和ASIC裸片的 较小者堆叠在MEMS裸片和ASIC裸片的较大者上。这两个裸片的较大 者可以形成封装的一个或多个尺寸。在一个实施例中，这两个裸片的较 大者的底表面形成封装的外表面。就此而言，封装可在另一部件(如板 或其他封装)上占据较少的横向空间。

在一个实施例中，ASIC裸片小于MEMS裸片并且因此堆叠在MEMS 裸片上。MEMS裸片和ASIC裸片由一个或多个导线电耦合在一起。用 于将封装耦合至另一部件的导电凸块形成在ASIC裸片上或在ASIC裸片 上形成的重分布层上。模制化合物形成在ASIC裸片和MEMS裸片之上。 模制化合物包封导线，并且覆盖导电凸块的一部分。

在一些实施例中，导线的端部以最小化导线最高高度的方式被附接 至ASIC裸片的键合焊盘。就此而言，可以最小化封装的第三尺寸(高 度)。因此，封装可以在不利用延伸穿过ASIC裸片或MEMS裸片的通 孔的情况下形成。通孔虽然有助于使封装厚度减小，但处理起来较昂贵。 因此，一个或多个实施例的目的是成本合理的薄封装。

在一些实施例中，ASIC裸片可在MEMS裸片的表面上偏移，使得 ASIC裸片的一部分伸出MEMS裸片表面。虽然这会使封装的一个尺寸 增加，但是至少MEMS裸片的一个尺寸限定封装的尺寸。

另一个实施例涉及包括小于ASIC裸片的MEMS裸片的封装。在这 个实施例中，MEMS裸片堆叠在ASIC裸片上。就此而言，ASIC裸片的 尺寸可以界定封装的两个尺寸。

MEMS裸片与ASIC裸片由一个或多个导线电耦合。在此类实施例 中，连接器裸片可位于MEMS裸片之上，如固定至MEMS裸片表面。 连接器裸片包括导电层和绝缘层，并且提供用于在封装的外部将MEMS 裸片与ASIC裸片电耦合。就此而言，连接器裸片的导电层可以形成迹 线、键合焊盘以及导电过孔(via)，并且绝缘层可以提供在导电层之间。 连接器裸片的第一组的键合焊盘用于将ASIC裸片耦合至连接器裸片。 连接器裸片的第二组的键合焊盘具有形成在其上的导电凸块。模制化合 物形成在ASIC裸片和MEMS裸片以及连接器裸片之上。模制化合物包 封导线。导电凸块的第一部分被模制化合物覆盖，并且导电凸块的第二 部分从其延伸以耦合至另一器件。

附图说明

在附图中，相同参考数字标识类似元件。附图中的元件的大小和相 对位置不一定按比例绘制。

图1示出根据本发明的一个实施例的封装。

图2A至图2D示出用于形成图1的封装的处理步骤。

图3示出根据本发明的另一个实施例的封装。

图4示出根据本发明的又一个实施例的封装。

图5示出根据本发明的又一个实施例的封装。

具体实施方式

图1示出芯片级封装10，根据一个实施例，芯片级封装10包括位 于集成器件(如专用集成电路(ASIC)裸片14)上的MEMS裸片12。 在所示实施例中，ASIC裸片14小于MEMS裸片12。

MEMS裸片12包括帽盖20以及固定至帽盖20的衬底22，从而在 帽盖20与衬底22之间形成空腔30。帽盖20可由用以将帽盖20固定至 衬底22的任何合适材料(如胶、膏或任何其他粘合剂材料)来固定。

MEMS裸片12的衬底22由半导体材料(如硅)形成，并集成有被 配置来检测电学参数(如电容或电阻)的可移动微机电结构16(如传感 器)。具体来说，可移动微机电结构16可以包括一个或多个梁、膜、指 状物或其他可移动结构，并且被配置成响应于一个或多个外力来移动。 可移动微机电结构16位于MEMS裸片12的空腔30中。空腔30提供空 的空间，这个空间将确保可移动微机电结构16的移动自由度。虽然在所 示实施例中的空腔30部分地由帽盖17形成，但是在其他实施例中，空 腔可仅由帽盖或衬底形成。

MEMS裸片12使用标准半导体处理步骤在晶片级形成，并单片化 以形成单独MEMS裸片12，如本领域众所周知那样。

衬底22的上表面包括多个接触焊盘28。MEMS裸片12在其底表面 上可以包括涂层18，如不透明或反射涂层。

堆叠在MEMS裸片12的帽盖20上的是ASIC裸片14。具体来说， ASIC裸片14的底表面32通过粘合剂材料34(如胶、膏、双面胶带或 任何其他合适的粘合剂材料)来耦合至MEMS裸片12的帽盖20。ASIC 裸片14同样由半导体材料(如硅)形成，并集成有一个或多个电子器件 或电路。ASIC裸片14使用标准半导体处理步骤在晶片级形成，并单片 化以形成单独ASIC裸片14，如本领域众所周知那样。

ASIC裸片14通过导线38电耦合至MEMS裸片12并且被配置成在 这两者之间接收和发送信号。虽然仅仅示出一个导线，但是应当了解， 可将多个导线耦合在MEMS裸片12与ASIC裸片14之间。

如本领域众所周知那样，ASIC裸片14接收指示MEMS裸片12检 测到的电学参数的信号，并且包括用于读出MEMS裸片12检测到的电 学参数的功能性。ASIC裸片14此外可以具有处理和估值(如放大和过 滤)所检测的参数的另外功能。

重分布层40可形成在ASIC裸片14的上表面42上，如本领域众所 周知那样。重分布层40包括一个或多个导电层和绝缘层。例如，重分布 层40可以包括被绝缘层分开的接触焊盘44、迹线以及通孔。重分布层 40将ASIC裸片14的键合焊盘(未示出)重新分布。就此而言，至ASIC 裸片14键合焊盘的电连接件可布置成更为远离彼此。

导电凸块46(如焊球)位于重分布层40的接触焊盘44上(或在没 有重分布层的实施例中是位于ASIC裸片14的键合焊盘上)。导电凸块 46被配置成将封装10电耦合至另一部件，如电路板或另一封装。

模制化合物50位于MEMS裸片12和ASIC裸片14之上。导线38 被嵌入模制化合物50中，但是导电凸块46的一部分具有延伸超出模制 化合物50的上表面52的部分。就此而言，导线38可以隐藏在导电凸块 高度内。例如，在一个实施例中，导线38延伸超出重分布层40的上表 面不到70微米，如由图1中的距离X指示。就此而言，模制化合物50 的上表面52可在重分布层40的上表面之上延伸不到140微米，如由图 1中的距离Y指示。导电凸块46可以具有250微米的尺寸如直径。

模制化合物50是配置来保护裸片12、14免受外部环境影响的任何 材料，并且还可以对裸片12、14中的一个或多个提供机械支持。例如， 模制化合物50可以包括环氧树脂、树脂、聚合物、硬化剂、二氧化硅、 催化剂、着色剂、脱模剂中的一种或多种。

封装10具有界定MEMS裸片12本身尺寸的两个尺寸。具体来说， MEMS裸片12的长度(在页面的水平面上)和宽度(往页面内)界定 封装10的长度和宽度。

图2A至图2D示出根据一个实施例的形成图1的封装10的方法。 图2A示出形成在晶片60上的多个MEMS裸片12。晶片上的MEMS裸 片包括图1的MEMS裸片以及图1的MEMS裸片的镜像。应了解，仅 仅示出晶片60的一部分。

在图2B中，ASIC裸片14通过粘合剂材料34来固定至MEMS裸片 12，从而形成组装晶片(assemblywafer)60a。当ASIC裸片14是晶片 形式时，导电凸块46可在预先形成在ASIC裸片14上的重分布层40的 接合焊盘44上。或者，在ASIC裸片14已固定至MEMS裸片12后， 导电凸块46可以形成在接合焊盘44上。

如图2C所示，导线38耦合至重分布层40的接合焊盘44，并且耦 合至MEMS裸片12的键合焊盘28。导线38可以以将导线38的高度最 小化的方式耦合至重分布层40的接合焊盘44。就此而言，高度(在封 装的竖直方向上)可最小化。具体来说，为了最小化重分布层40之上的 导线38的高度，首先将导线38的第一端部62耦合至重分布层40的接 合焊盘44，并且随后将导线38的第二端部64耦合至MEMS裸片12的 键合焊盘28。

如图2D所示，模制化合物50形成在MEMS裸片12和ASIC裸片 14之上，并且环绕导线38。模制化合物50在压缩模制成型工艺中在剥 离膜的帮助下形成。具体来说，模具包括在其表面上的可压缩剥离膜。 在一个实施例中，可压缩膜可为200微米厚的乙烯-四氟乙烯(ETFE) 膜。如图2C所示组装晶片60a放置在模具中，其中导电凸块46面向可 压缩膜。模制化合物被引入模具中，作为具有所选大小和分布的分散颗 粒或作为具有所选粘度的注入或倾倒液体。压力被施加至模具，致使导 电凸块46被嵌入可压缩膜中，从而推动模具中的模制化合物50远离导 电凸块46的上表面，使得导电凸块46的上部部分伸出超出模制化合物 50的上表面。

模制化合物50可随时间硬化，并且可以包括加热或固化步骤。一旦 模制化合物50硬化，就将所模制的晶片60b从模具中移除。在一个实施 例中，当导电凸块46已嵌入可压缩膜中时，模制化合物可注入模具中， 由此防止模制化合物在这两者之间流动。

在所模制的晶片60b从模具中移除后，所模制的晶片60b沿着位于 单独封装10之间的切线单片化成单独封装10，如由图2D中的虚线指示。 所模制的晶片60b可使用任何合适方法来单片化，如通过锯刀或激光来 单片化。

图3示出根据另一个实施例的封装10a。封装10a的结构和功能大 致上与图1的封装10相同，不同之处在于图3的ASIC裸片14a大于图 1的ASIC裸片14。就此而言，ASIC裸片14a可以具有伸出超出MEMS 裸片12的第二部分24的上表面20的部分。模制化合物50环绕ASIC 裸片14a并且提供对ASIC裸片14a的机械支持。虽然并未示出，封装 10a还可以包括涂覆在MEMS裸片12的底表面上的涂层。在这个实施 例中，MEMS裸片12界定封装10a的一个尺寸。在所示实施例中，MEMS 裸片12界定封装10a的宽度。

图4示出根据另一个实施例的封装10b。封装10b的结构和功能大 致上与图1的封装10相同，不同之处如下所述。封装10b示出ASIC裸 片14b具有比MEMS裸片12更大的宽度尺寸和长度尺寸的实施例。因 此，ASIC裸片14b形成封装10b的底表面，并且MEMS裸片12通过粘 合剂材料34来固定至ASIC裸片14b的表面。MEMS裸片12通过导线 38a电耦合至ASIC裸片14b。

在MEMS裸片12之上设置有连接器裸片70。连接器裸片包括合适 的导电层和绝缘层来提供ASIC裸片14b与封装10b外部部件之间的电 连接。连接器裸片70可由半导体材料或绝缘材料(如玻璃)形成。连接 器裸片可包括被绝缘材料分开的接合焊盘44a、迹线以及通孔。

连接器裸片70通过导线38b以与参考图1和图2A至图2D的封装 10的导线38所述类似的方式来耦合至ASIC裸片14b。模制化合物50 位于ASIC裸片14b之上，并且包封导线38a、38b、MEMS裸片12以及 连接器裸片70。导电凸块46以与针对封装10所述相同的方式，被固定 至连接器裸片70的接合焊盘44a的表面，并且从模制化合物50的上表 面52延伸。封装10b具有由ASIC裸片14b界定的长度和宽度。

在形成封装10b过程中，MEMS裸片12、ASIC裸片14b以及连接 器裸片70可以任何次序来彼此固定。在一个实施例中，当ASIC裸片14b 是晶片形式时，MEMS裸片12被固定至ASIC裸片14b。连接器裸片70 可随后固定至MEMS裸片12，或替代地可当MEMS裸片仍是晶片型式 时预先固定至MEMS裸片12。用于形成封装10b的其余方法大致上与 参考图2A至图2D针对形成封装10来描述的方法相同。

图5示出根据另一个实施例的封装10c。封装10c的结构和功能大 致上与图4的封装10b相同，不同之处在于连接器裸片形成于MEMS裸 片12的帽盖17中，而非形成在单独裸片中。就此而言，连接器裸片的 导电层和绝缘层可形成在MEMS裸片12的帽盖17中。该连接器裸片应 在帽盖17固定至MEMS裸片的衬底19之前或之后在晶片级形成。

上述各种实施例可组合提供另外的实施例。根据以上详述内容，可 以对实施例做出这些以及其他改变。一般来说，在所附的权利要求书中， 所用术语不应被理解为将权利要求限制为本说明书和权利要求书中公开 的具体的实施例，而是应理解为包括所有可能的实施例以及与所授予的 此类权利要求等效的所有范围。因此，权利要求书不限于公开内容。