具有高速低电压双位存储器的1T紧凑型ROM单元

摘要

本发明公开了一种ROM存储器件，包括多个行和列的存储单元，每个存储单元包括位线对和用于在其中存储两位数据的晶体管；以及布置在位线对的相邻对之间的虚拟接地线，其中所述位线对和虚拟接地线用于读取在存储单元中存储的数据。

说明书

技术领域

本文公开的各实施例总体上涉及单晶体管只读存储器(ROM)位单元(bitcell)及读取其中存储的数据的方法。

背景技术

掩模型只读存储器(ROM)是一种在制造过程中编码数据的半导体存储器件。已有多种类型的制造工艺来编程掩模型ROM，例如扩散、金属化、以及通孔工艺。在扩散工艺中，掩模型ROM在扩散工艺期间被编程在半导体衬底中。在嵌入式金属可编程ROM中，ROM数据在金属/金属化工艺期间被编程。在通孔可编程ROM中，与嵌入式金属可编程ROM类似，ROM数据代码在通孔形成工艺期间被编程。

发明内容

以下提出各实施例的简要概述。在以下概述中有一些简化和省略，其旨在突出和介绍各实施例的一些方面，而非限制本发明的范围。具体实施方式足以使本领域技术人员做出和使用以下部分的发明构思。

根据一个实施例，提供了一种ROM存储器件，包括多个行和列的存储单元，每个存储单元包括位线对和用于在其中存储两位数据的晶体管；以及布置在位线对的相邻对之间的虚拟接地线，其中所述位线对和虚拟接地线读取存储单元中存储的数据。

位线对的每一条位线可以兼用作虚拟接地线。所述虚拟接地线是专用虚拟接地线。

ROM存储器件可以包括包含位线对的至少一列存储单元。

所述位线对的第一位线可以接地，以从所述位线对的第二位线读取数据。所述晶体管可以是具有合适逻辑电平的NMOS或PMOS晶体管。

ROM存储器件可以包括用于控制所述位线对的极性的虚拟接地生成电路。

ROM存储器件可以包括具有预定数目输入的列复用器，其中所述位线对和虚拟接地线是所述列复用器的输入。

列复用器中没有接地或被读取的输入处于不必关注状态。

可以通过控制所述虚拟接地线和所述位线对的第一位线的极性以读取所述位线对的第二位线上的数据位的值，来读取存储单元。

ROM存储器件可以包括用于控制所述第一位线的极性的虚拟接地生成电路。所述虚拟接地线、第一位线和第二位线可以是针对具有预定数目输入的列复用器的输入。可以从没有被读取或虚拟接地的多个预定输入读取多个不必关注值。

所述虚拟接地线和第二位线可以被控制为读取第一位线上的数据位的值。

根据另一个实施例，ROM存储器件可以包括多个列复用器，所述列复用器具有多个行和多列存储单元，所述存储单元包括在其中存储两位数据的晶体管，多个位线对，每个位线对包括分别在所述晶体管的一侧上的第一位线和第二位线；以及布置在列复用器对之间的附加位线。

多个位线可以用于读取在所述晶体管中存储的两位。三条位线虚拟接地以读取存储在第四位线上的数据。从多条位线读取的数据被复用以形成单个输出位。列复用器中没有虚拟接地或被读取的位线输入保持在高阻抗状态。

ROM存储器件可以包括用于编程所述位线的值的虚拟接地生成电路。

附图说明

参考附图，通过非限制示例更详细地描述本发明的实施例，其中：

图1示出了相关技术的源极连接的NOR型ROM单元的示意图；

图2示出了相关技术的源极和漏极连接的NOR型ROM单元的示意图；

图3示出了实施例的NMOS型NORROM单元的示意图；

图4示出了根据图3的通孔连接的示意图；

图5示出了根据图3的行-列配置的示意图；

图6A和6B示出了根据图3的不同读配置的示意图；

图7示出了根据另一个实施例的使用位线的NOR型ROM单元的示意图；

图8示出了根据图7的通孔连接的示意图；

图9示出了根据图7的行-列配置的示意图；

图10A和10B示出了根据图7的不同读配置的示意图；以及

图11示出了根据本文所述实施例的将器件参数进行比较的五角形图。

具体实施方式

应当理解，附图仅是示意性的且没有按比例绘制。还应当理解，贯穿附图中同的附图标记用于指示相同或类似的部分。

说明书和附图示出了本发明的原理。因而可以理解，本领域技术人员能够设计出本文未明确描述或示出、但是体现本发明原理并包括在本发明范围内的各种装置。此外，本文列出的所有示例主要旨在表示示范目的，以帮助读者理解发明人为推进技术而贡献的发明原理和发明构思，并且应被理解为不对具体列出的示例和条件进行限制。此外，除非另有所指(例如，“否则”或“或者作为备选”)，本文使用的术语“或”指代非排他性的或者(即，和/或)。此外，本文描述的各实施例不必相互排斥，一些实施例可以与一个或更多个实施例相组合以形成新的实施例。除非另有所指，本文使用的术语“上下文”和“上下文对象”被理解为同义词。

设计单个晶体管(“1T”)ROM位单元的目的在于，在平衡例如位单元密度、器件宽度、存储速度和读电压的同时，实现高质量存储器件。

为实现高密度ROM位单元阵列，将器件宽度保持较低，通常保持在工艺技术所支持的最小级别。这种较小的宽度导致MOS晶体管伸展的增加，这对存储器的性能(速度)造成了不利影响。

相反，为实现较高的速度和较低的电压操作(Vddmin)，需要将器件宽度保持较大。较大的宽度降低了MOS晶体管的伸展，从而对存储器的密度造成了不利影响。

获得这样一种单晶体管(“1T”)ROM位单元将是有利的，其可以在不增加位单元密度或器件宽度的同时存储更多的数据，并依然具有高速性能。

使用1T单元的ROM一次存储一位数据。尽管使用最小特征尺寸往往是有益的，但是较小的尺寸往往允许更多的变化(variation)，例如可能限制低电压操作的随机掺杂波动。

在相关技术中，高密度ROM位单元阵列具有相邻位单元被形成为共享源极/漏极连接并连接到相邻位线或虚拟接地线的列。

图1示出了相关技术的源极连接的NOR型ROM单元100的示意图。该图中示出了4X2的阵列实现，该阵列实现中，通过共享源极节点并将这些节点连接到接地，实现了良好的单元密度。当使特定位线(例如BL1)充电时并且使能特定字线(例如WL2)时，位于上述两线相交处的特定晶体管将呈现由BL1处的漏极连接编码的逻辑“0”。在这种装置中，当漏极连接与BL1连接时，读取逻辑0。当没有漏极/BL连接时，漏极浮置，在BL上读取逻辑1。

在该配置中，将NMOS宽度保持较低以实现良好的单元密度，但是器件呈现出较慢的速度或较差的伸展，这对低电压应用不利。存在将接地和位线连接到位单元的各种方法。接地线水平布置并连接每个源极/晶体管对的源极端子。因此，必须提供大量的接地线，并且为对该装置中的位单元编程，必须制造大量的连接。

在图1示出的最小尺寸晶体管中，较小的器件宽度并不总是导致较快的器件速度，因为器件宽度会导致设计的变化。当具有较小尺寸时，任何参数(例如流经器件的电流)将导致较高变化性，这意味着无法使鲁棒性最大化，这将妨碍器件性能。变化性与器件面积的平方根成反比例。较大的器件意味着较小的变化性、容限(margin)降低、以及较高的可靠性。

图2示出了相关技术的源极和漏极连接的NOR型ROM单元200。如图2所示，公开了一种ROM阵列，其中位单元列(例如210和220)各自使用分离的虚拟接地线。每个1T位单元存储一位数据。MOS晶体管221-224布置在位单元列210中，且MOS晶体管225-228布置在位单元列220中。

在图2所示的装置中，通过每一列中相邻位单元共享源极或漏极(这里统称为“漏极”)这一性质，在垂直方向实现高密度单元。这些漏极连接将每列中的每个晶体管连接到虚拟接地线或者与该特定列关联的位线。虚拟接地线可以布置在位线对的相邻对之间。

例如，列220中示出的两个晶体管226和227共享到位线BL0的公共漏极连接。晶体管226和其上方的晶体管225共享到虚拟接地线Vgnd2的漏极连接，与此同时，晶体管227和其下方的晶体管228共享到位线BL0的漏极连接。

每个晶体管通过与一种线(BL或Vgnd)连接的一个漏极连接，编码逻辑“0”，并通过其与同一种线(BL或Vgnd)连接的漏极连接，编码逻辑“1”。因而，当使特定位线(例如BL0)充电并且使能特定字线(例如WL2)时，通过将位线BL0放电到虚拟接地线2，位于这两条线相交处的晶体管(在这个示例中，晶体管226)将呈现由其漏极连接编码的逻辑“0”。相反，如果作为替代方式，使能字线WL1(为了读取晶体管227)，将没有明显的位线放电(晶体管227的两个漏极连接到相同的线)，指示由其漏极连接编码的逻辑“1”。可以理解，上述“1”和“0”的编码只是一种选择并且可以相反。

在图2示出的器件结构中，针对单个位单元，在整个位单元上需要两个金属轨(track)。借助这种结构，可以将NMOS宽度保持较高，大约是最小工艺宽度的两倍量级。该结构具有操作更快、伸展降低、较低Vdd的使用、以及增加的面积。在布局方面，存在将接地线和位线连接到位单元的各种方法。然而，因为位单元的每列都使用分离的虚拟接地线，所以增加了轨的数目并折衷了密度。

图2所示的器件越大，则单元电流越高，并且器件速度越快。模拟器件尤其如此。器件越大则变化性越小。

以下描述的实施例在一个物理宽度/位中存储两位数据，因而保留了较高的密度。

图3示出了另一个实施例的NMOS型NORROM单元300的示意图。图3示出了使用按照4X2数据阵列的NMOS晶体管的平行型或NOR型ROM单元，包括四个字线WL0-WL3。单元300包括使用虚拟接地生成电路(“VGGC”)350来控制其极性的两个位线BL0/vgnd和BL1/vgnd。尽管这里示出了较小的阵列，但是还可以使用包括几百到几千甚至几百万个晶体管、WL和BL的各种大小的存储阵列来存储几百万位的数据。包括4个位单元的列布置在BL0/vgnd和BL1/vgnd之间。每个位单元可以用于利用单个MOS晶体管存储两位数据。

如图所示，以不同配置将四个晶体管连接到BL0/vgnd、BL1/vgnd以及专用虚拟接地线(Vgnd)。为节省空间并增加半导体芯片上的密度，位线BL0和BL1在合适时间被用作虚拟接地线，以从位单元读取数据。这种附加能力实现了电路的更好的多用性，并提供读取利用单个MOS晶体管存储的两位数据的新方法。

因此，位线BL0/vgnd和BL1/vgnd用于多个目的。可以将一位数据从位单元直接读取到位线BL0和BL1上，或者使用VGGC350可以控制BL0/vgnd和BL1/vgnd的极性，以辅助从相同的位单元读取另一位数据。在接收读信号时，VGGC350可以将位线的电压电平从第一逻辑电压状态(例如Vdd)改变为第二逻辑电压状态(例如Vss)。在VGGC350确定的合适时间，位线对的每个位线可以兼用(double)作虚拟接地线。

在两个位线之间共享单个位单元。从结构上说，在单个位单元上需要两个金属位线轨。借助这种配置，可以将NMOS宽度保持较高，保持在最小宽度的两倍的量级。该宽度与较小的器件相比允许更好的器件特性，例如增加速度、降低扩散、降低Vddmin、以及能够比相同或类似大小的器件存储更多的数据。

为实现良好的密度，与相邻位单元列共享Vgnd轨(图5所示)。使用Vgnd和虚拟接地生成电路350，可以一次读取存储的两个数据位中的一个数据。与图1和图2中存储单元列中每个存储单元使用单个位线的相关技术不同，本文描述的实施例在一列中使用两条位线来形成存储单元。尽管使用NMOS晶体管示出，但是可以使用PMOS晶体管进行类似的实现。

图3示出了如何在使用单个MOS晶体管阵列300的单个ROM单元中存储2位数据。虚拟接地生成电路350控制在任何给定时间在三条线Vgnd、BL1/vgnd和BL0/vgnd上呈现的极性，以便读取位。BL0、BL1、Vgnd上布置的点表示在形成给定的掩模ROM时已插入的接地连接的通孔。

以下将给出读取在存储阵列300中存储的数据(例如读取WL2处的00)的说明。为在BL0上读取0，存在用于位单元2的MOS、与接地相连的通孔。为从BL0、读取数据位，BL1/vgnd必须通过VGGC350接地以创建经MOS至BL0到接地的路径。为从BL1读取第二个0，VGGC350将是BL0短接到接地，并且因为已经插入通孔接地垫来连接BL1，可以在BL1处读取第二个逻辑0。在初始写入ROM阵列时，保存通孔和浮置连接的布局，并且当多个位单元地址被选中时，该布局设计与VGGC350相结合地用于从BL0或BL1读取。

借助于ROM编程效用，在制造步骤处进行编程。基于定制策略提供掩模。该策略可以是一个掩模型可编程的或者多个掩模型可编程的。借助于软件，可以确定在何处放置通孔，在何处不放置通孔，并确定在制造ROM时使用物理掩模，因此对ROM进行编程。

为使用单个MOS读取两位的任何组合，使用三条线，位单元的两个列之间共享的专用虚拟接地线(如图5所示)、BL1/Vgnd和BL0/Vgnd线。BL1/Vgnd线具有由VGGC350可控制的双功能。当希望在BL1上读取0或1时，BL1/Vgnd可以用作BL1，或者当希望在BL0上读取0或1时，BL1/Vgnd可以短接到虚拟接地。BL0/Vgnd线针对BL0和BL1执行镜像功能。

在前一个实施例中，读数00意味着必然存在BL1和BL0的两条分离的WL，以及两条位线。在本实施例中，仅存在一个MOS，并且该MOS负责针对BL1存储0，也为针对BL0存储0，如图3所示的00。第一个0属于BL1并且第二个0属于BL0。并且，其他组合01、10、11示出了，通过MOS漏极和源极、BL/vgnd以及虚拟接地330之间的合适连接，可以存储任何组合。

现有技术中已知，可以使用代码对ROM存储单元300进行一次编程。可以针对每一位确定地址，并且在需要读取逻辑0的位置引出(drop)通孔。水平线表示金属线。点340表示通孔。如果示出了通孔，则存储0。如果没有点，则不存在通孔，存储逻辑1。圆形是可编程点。因此，ROM存储阵列最初被编程为表示所有1。当在特定位置处引出通孔时，可以在该位置处读取逻辑0。

ROM单元300以静态格式而非电介质模式来存储信息。这意味任一个节点会连接到接地，或者其保持浮置，如图3所示。如果漏极或源极未连接到BL，则将存储极性“1”的信息。如果漏极或源极连接至BL，则存储极性“0”的信息。在后一个配置中，端子中的一个连接到BL，其余端子连接到接地，因此存在从BL到接地的连接。在本文所述的实施例中，这通过可以将两位信息存储在物理MOS的方式来完成。可以交替地对连接的极性编程。作为通孔/接地表示逻辑“0”的替代方式，在将浮置连接编程为表示逻辑“0”的同时，还可以将位线到通孔/接地的连接编程为表示逻辑“1”。

图4示出了根据图3的可能通孔连接的示意图。一个位单元可以同时存储两位数据。在本文所述的实施例中，Vgnd轨可以被相邻的位单元所共享(如图5所示)。结点J1-J4示出了可以放置通孔(基于要存储的数据)以编程ROM内容的结点。

因此，结点J1-J4示出了可以引出通孔以指示逻辑0的位置处的结点。为存储连接，单元编程人员将判断是否在这些结点之一处插入通孔，以在读取时表示逻辑0。如果没有引出通孔，则NMOS晶体管未连接的源极和漏极区将浮置并且被读为逻辑1。

可以在BL1的J3处插入通孔，例如沿金属线ML1。这意味着基于其他连接来存储数据。如果在结点J3处引出通孔，则对J1或J2编程(具有通孔)。J1/J2和J3/J4的组合无法同时具有通孔，否则将在Vgnd和BL1之间或者BL1和BL0之间形成物理短路。J1/J2对或者J3/J4对各自表示金属线，并且金属线的两端不能同时具有通孔。因此，这三条线的任意两条必须同时接地来读取数据位，并且这些连接存储在VGGC350中。

VGGC350辅助读取ROM。当读取BL0处存储的数据时，存储在VGGC中的编程逻辑指示将BL1接地。如果通孔已在BL0处引出，则读数值为0。如果没有引出通孔，则读数值为1。为了读取在BL1处存储的数据，使用VGGC将BL0短路到接地。

因此，一个物理MOS器件可以用于存储两个相邻BL的信息。为了读取一个BL，另一个BL必须通过VGGC下拉到接地。否则无法读取位单元。在相关技术中，每隔一个BL都需要附加接地和垂直线。这些附加的线增加了用于存储器件的面积的量。

在本文所述的实施例中，对现有的BL进行编程以在不同时间用作BL和虚拟接地线，以使可用空间最大化。因此，不使用附加接地线，还增加了器件密度。将现有的BL用作虚拟接地电路，并且在需要时切换已有位线，使得它们用作虚拟接地，因而消除了每个位线列都要有附加虚拟接地线的目的。

图5示出了根据图3的行-列配置的示意图。图5示出了1X8的数据(1行(字线)，8列(BL))。如图5所示，Vgnd轨510和520分别在两个MOS晶体管之间共享。因此，位线BL0-BL7各自基于选中BL上执行的读操作而连接到虚拟接地。示出的列复用器为8。一次从八个位线中选择一个位线，以从存储器输出一位。两个位线分别用于形成两位数据。两个位线可以被称为位线对。每个存储单元包括一个位线对和在其中存储两位数据的晶体管。

图5所示的列表示以水平方式布局的位单元垂直栈。示出了全部四种情形00、01、10和11，这四种情形关于使用什么连接来从每个位单元读取两位数据中的每一位。如上文所述，电路点是在对ROM的编程阶段中插入的通孔。

如图5所示，具有相连通孔的BL包括BL2、BL5、BL6和BL7，表示存储的逻辑0。没有相连通孔的BL包括BL0、BL1、BL3和BL4，表示存储的逻辑1。为读取存储在一个BL中的数据，其他BL/vgnd连接必须与Vgnd短路，如本文所述实施例的公开。图5示出了连接应当如何。基于与在何处放置图4所示的通孔以及表1示出的编程方案有关的连接规则，可以读取和确定根据本文所述实施例存储在ROM中的数据。

尽管每个位单元同时存储两位的数据，但是在读操作中，这两位不是同时被读取的。例如，为读取存储在图5的列中的数据，首先读取BL7的0，再读取BL6的0，等等。从外部看，读周期与常规ROM读周期类似。然而，从内部看，存储和读取数据的方式与此前的现有技术完全不同。

Table1

表1

表1示出了BL/vgnd线和专用Vgnd线应如何被编程，以根据本文所述的实施例从ROM存储器阵列中的每个位线进行读取

表1示出了将由VGGC350编程的位单元。Y0-Y7表示从列解码器输出的地址，所述列解码器对应于读取来自图5所示的4个位单元的两位数据的八条位线。可以将来自位单元的数据复用和输出，以表示在ROM中存储的各存储位。因此，列复用器可以具有预定数目的输入，并且位线对和虚拟接地线是列复用器的输入。

参考图5和表1，在WL0处接收读信号，以读取存储在例如BL2处的数据。BL2是与BIT0的位单元23相关联的数据位。BL2对应于由列解码器(未示出)解码的列Y2。列解码器接收读命令并访问列Y2。列Y2中的地址1指定BL3和Vgnd必须分别接地以读取存储在BL2的数据。RD表示BL上的读操作。根据如何编程了存储器，RD操作的输出可以是1或0。如果存储器被编程为如图5所示，当列编码器选择地址Y2时，因为BL2具有与其相连的通孔，所以由此读出的逻辑将为0，并且逻辑0将被读作存储器阵列中的BIT0。

参考图5和表1。当Y2＝1时，VGGC指定BL3应当接地。这时创建经过MOS的放电路径，并且可以从BL2读取0。表1的情报将被编程到可以用很多方式来实现的VGGC中。当读取单个位单元的值时，只有两个其他位单元被编程。表1中X表示“不必关注”的值并且对读操作没有影响。不必关注的值(X)可以是无差别的0或1，并且这些值不影响读操作的输出。

根据存储器的设计大小，表1的编程针对BL0-BL7的每一个位序列重复自身。因此，存储器可缩放。如果存在列解码器，则使用8(Y0-Y7)次解码。列解码器可以缩放为Y0-Y3、Y0-Y15、Y0-Y31等。对存储器的大小没有限制。

因此，图5示出了三条导线的重复。在位单元的每一列之间插入两条BL/vgnd和一条专用接地线。在列解码中，该设计将从八条BL中选择一条BL，并且在具有八条线的存储器中存在复用。如果Y4为高，在BL4上执行读操作，读操作将BL4的输出提供到BIT0。因此，BIT0可以有例如八个地址，并且可以在该位中存储数据。这就是如何能够从BIT访问八个不同数据值。当Y0＝1时，从BIT0输出一个数据。当Y1＝1时，读取另一个数据值，等等。因此，基于列解码可以从BIT0输出八个不同数据值。

如上文所述，读方案依赖于对与选中BL相邻的BL的编程。例如，当读取列Y2时，读取来自位单元23的BL2。读取逻辑0，这意味着虚拟接地电路必须确保在BL3＝0且Vgnd＝0时来自单元23的其他线被正确极化。表1示出了三条线的依赖关系。当从位单元23中与列Y3相对应的BL3读取时，BL3被读取，因此BL2和Vgnd被下拉到接地。因此，基于表1中的RD方阵，BIT0、1、2等可被编程为0或1。表1示出了相邻线的条件应当如何。

该读取方案可以实现在本领域技术人员已知的各种电路设计中。因此，这里不示出特定电路设计。提供表1以展示应与每条线关联的当前值。因此，本文所述实施例的实现是在技术层面而不是实现层面上描述的，因为本领域普通技术人员可以使用各种类型的电路来实现本文所述的实施例。

图6A和6B示出了根据图3的不同读配置的示意图。图6示出了可以在位单元中存储的数据的各种可能组合，以及如何读取每个0位或1位。“读”标签放置在每个被读取的位的下方。与被读取的位线相连的通孔表示逻辑0。没有通孔或者被读取位线上的浮置连接表示逻辑1。尽管这不是实际的列阵列表示，但是示出了可被存储和读取的数据的所有可能组合。

图7示出了根据另一个实施例的使用位线的NOR型ROM单元的示意图。图7所示是一个4X2数据阵列实现的平行型或NOR型ROM单元。位单元列在两个位线BL0/vgnd和BL1/vgnd之间共享。在单个位单元上需要两个金属轨(位线)。通过该配置，NMOS宽度可以保持较高，比最小宽度大两倍。

在这个实施例中，为实现良好的密度，Vgnd轨710和720不是专用Vgnd线，而是用相邻位单元的位线形成的。所有Vgnd连接都是用现有的位线形成的。在这个装置中，每个列复用器解码器需要一个额外轨。尽管使用和示出了NMOS晶体管，类似的实现可以用PMOS晶体管来完成。图7示出的位单元配置的优点有，更快的速度、降低的伸展、较低的Vddmin、以及相对本文所述实施例可比较的面积。在本文所述的实施例中，可以实现具有多个行和多个列的存储单元的多个列复用器。

图8示出了根据图7的通孔连接的示意图。图8示出了各节点的布局对应关系。一个位单元同时存储两个数据。使用未被读取的相邻位线，可以生成Vgnd。结点J1-J4示出了放置通孔(基于要存储的数据)以编程ROM内容的结点。结点J3和J4不能同时被编程，结点J1和J2不能同时被编程，否则无法读取数据。当从BL0读取时，BL1必须通过VGGC接地到Vgnd。当从BL1读取时，BL0和右侧的BL/Vgnd必须通过VGGC接地到Vgnd。

图9示出了根据图7的行-列配置的示意图。在这个实施例中，按按照如前所述的类似方式读取BL0和BL1。一个区别在于，从现有的单元位线中移除每个BL对的左侧和右侧上的虚拟接地轨。

图9示出了有关图8描述的连接的实际实现。在读取00的情形中，BL6和BL7处放置两个通孔。为读取BL7，BL6必须接地，因而在BL7处形成通孔。在前述实施例中，每两条位线之后需要虚拟接地线。这里不需要该线。在需要时，漏极连接从已有的BL5获得虚拟接地连接，如表2所示。

在前述实施例中，每个位线可以表示位线或虚拟接地线之一，并且存在专用虚拟接地线。在这个实施例中，三条位线被当作专用虚拟接地线，并从第四条BL读取数据。在这个实施例中，不需要布置额外的接地轨。

例如，在BL5的读操作中，通过VGGC将BL3和BL4接地。类似地，为读取BL4，BL5和BL6虚拟接地。这是和前述实施例的另一个区别。在这种情形中，必须确保两个不同的BL接地，而不是位线和Vngd接地。

图9所示，实施例的实现对应于1x8(1行(WL)，8列(BL))的数据，其中，8条位线中一条被选中，并且可以按照本文所述的方式来存储数据00、01、10和11。在这个实施例中，在列复用器的端部需要一个额外轨(BLt)。如上所述，基于在选中位线上执行的读操作，BL0至BL7连接到虚拟接地。

Table2

表2

由于位单元能够存储两个数据位，所以存在四种可能的存储组合，即00、01、10和11。存储在位单元中的数据还依赖于所需位线上虚拟接地的生成，如表2所示。余下的位线在读操作期间保持较高的阻抗条件，如表2所示。

本示例以位单元的NMOS实现来示出。针对PMOS型8列复用器，可以完成类似的实现，其中Y0-Y7是从列解码器解码出的地址。示出了包括BIT0、BIT1和BIT2的三位的情形。RD表示位线上的读操作。Z表示NMOS型ROM位单元实现情形中的高阻抗状态。

在这个实施例中，每个列复用器需要一个额外轨(如图9和表2所示的BLt轨)，以避免由创建到虚拟接地的路径引起的逻辑冲突。该额外轨具有不存在穿过位边界的水平连接这一附加优点。本文详细讨论了对存储在位单元内的各种数据的编程。

尽管表2示出了一般需要较高的阻抗状态，但是Z内容不是必须的，并且所示Z数据的一部分可以在不影响位单元的操作的情况下为0(针对特定Y值)。这里示出了最低要求。

如图9所示，为了读取BL0，BL1和BL2必须接地。结合此，第三位线轨Blt用于隔离两个位BIT0和BIT1。与表1不同，不必关注的X值变为Z。Z意味着前述“不必关注”的轨不应通过任何信号驱动，必须经由VGGC使它们浮置。

在本实施例中的读数据与其他实施例不同。在本实施例中，VGGC必须确保其余的BL保持在较高阻抗状态，而不被寄生效应每周(weekly)驱动，即不被驱动。如被驱动，读取的希望BL将存储错误数据。除此以外，根据规模，每8个BL或16个BL在垂直方向上还需要另一个轨，以便不缩放不正确的数据。在前述实施例中，不需要附加轨。

例如，当执行BL1上的读操作时，VGGC必须确保在BL0和Blt的另一侧的轨必须为0，以读取正确的0。为从任一个BL进行读取，必须实现三个接地连接。在这个实施例中，这些接地连接都不是Vgnd线的专用接地。通过使用单MOS晶体管，可以读取两个位单元，所述单MOS晶体管使用所有位线轨来读取位单元，并且基于与表2关联的编程将相邻列保持在接地或高阻抗状态。

图10A和10B示出了根据图7的不同读配置的示意图。这些图示出了在位单元中可以存储的数据的各种可能组合。图中示出了与MOS靠近的可以存储两个数据的单个位单元。被读取的数据以粗体示出。

例如，在00处读取位BL0，BL1和BL(左侧)必须接地，并且BL(右侧)必须处于高阻抗状态Z。高阻抗Z将用VGGC来编程。需要注意的是，BL(右侧)不通过任何MOS晶体管来驱动，从而不对输出造成不利影响。

将图1和图2所示的平行型位单元和本文所述其他实施例进行比较。

图11示出了将相关技术图1、相关技术图2的器件参数与根据本文所述实施例的1T型ROM位单元的器件参数进行比较的五角形图。在图中，对比较进行测量和显示，以比较传播延时、单元电流、伸展导通电流、面积、以及Vddmin。较小的值表示更好的器件特性。在本文所述的每个晶体管存储两位的实施例中，所有这些特性都得到提高。读取电流是ROM位单元的一个特性。较高的电流驱动较高速度的器件，以允许电压水平保持下降。在本文所述的实施例中，可以获得之前只能在较高电压下获得的相同读取电流。

因此，在本文所述的实施例中，通过使用更大的单元，显著提高了存储器可靠性，提高了速度，并降低了变化性。在本文所述的实施例中，没有实现ROM的最小沟道宽度。尺寸可以比工艺技术所允许的最小沟道宽度大两倍。尽管尺寸可能更大，但却没有牺牲面积，因为在一个物理MOS上存储了两位信息，所以没有数据损失。

应当注意的是，上述实施例对本发明进行说明而非限制，并且本领域技术人员能够设计很多备选实施例，而不脱离所附权利要求的范围。在权利要求中，括号中的任何附图标记不应被解释为对权利要求的限制。单词“包括”不排除存在权利要求所列元件或步骤以外的元件或步骤。元件前的单词“一个”不排除存在多个这样的元件。本发明可以通过包括多个不同元件的硬件来实现。在列出多个装置的装置权利要求中，多个装置可以通过一个或相同的硬件部件来体现。在相互不同的从属权利要求中阐述某些测量这一事实，并不指示这些测量的组合不用于体现优点。