在静态随机存取存储器重置操作期间用于对静态随机存取存储器位单元加电压或电流偏压的电路及相关系统及方法

摘要

本发明揭示在静态随机存取存储器SRAM重置操作期间用于电压或电流偏压SRAM位单元的电路。还揭示相关系统及方法。为了在单个重置操作中重置多个SRAM位单元，偏压电路经设置且耦合到所述多个SRAM位单元。偏压电路经配置以在提供到SRAM位单元的功率骤降到在操作功率电平以下的骤降功率电平之后在重置操作期间将电压或电流偏压施加到SRAM位单元。在SRAM位单元的功率恢复到操作功率电平时施加偏压，由此迫使所述SRAM位单元进入所要状态。以此方式，在无需来自重置电路的增强的驱动强度的情况下且在无需提供专用SRAM位单元的情况下，SRAM位单元可在单个重置操作中得以重置。

说明书

优先权主张

本申请案主张2013年7月30日申请且题为“在静态随机存取存储器重置操作期间 用于对静态随机存取存储器位单元加偏压的电路以及相关系统和方法(CIRCUITSFOR BIASINGSTATICRANDOMACCESSMEMORY(SRAM)BITCELLSDURINGSRAM RESETOPERATIONS,ANDRELATEDSYSTEMSANDMETHODS)”的第61/859,998号 美国临时专利申请案的优先权，所述美国临时专利申请案的全部内容以引用的方式并入 本文中。

本申请案还主张2013年10月28日申请且题为“在静态随机存取存储器重置操作 期间用于对静态随机存取存储器位单元加电压或电流偏压的电路以及相关系统和方法 (CIRCUITSFORVOLTAGEORCURRENTBIASINGSTATICRANDOMACCESS MEMORY(SRAM)BITCELLSDURINGSRAMRESETOPERATIONS,ANDRELATED SYSTEMSANDMETHODS)”的第14/064,297号美国专利申请案的优先权，所述美国专 利申请案的全部内容以引用的方式并入本文中。

技术领域

本发明的技术涉及静态随机存取存储器(SRAM)位单元及SRAM位单元的重置。

背景技术

存储器单元为计算机数据存储的基础建置块，也称为“存储器”。计算机系统可从 存储器读取数据或将数据写入到存储器。存在不同类型的存储器。举例来说，一种类型 的存储器为静态随机存取存储器(SRAM)。作为实例，SRAM可在中央处理单元(CPU) 系统中用作高速缓冲存储器。SRAM高速缓冲存储器可包括标签阵列及数据阵列。作为 来自CPU的存储器存取请求的部分，标签阵列接收存储器地址。存储器地址的部分作 为标签存储于标签阵列中，且存储器地址的剩余部分用以对位置编索引。每一标签输入 项在数据阵列中具有一或多个相应的输入项。标签阵列中的输入项可为有效的或无效 的。

标签在以下情况下将为有效的：存储于SRAM高速缓冲存储器的数据阵列中的对应 于所述标签的数据输入项中的数据为有效的。在有效标签的状况下，与从较高层级存储 器存取相对比，针对存储器存取请求的数据可从SRAM高速缓冲存储器中的数据阵列直 接存取。如果作为存储器存取请求的部分所存取的标签为无效的，则存储于SRAM高速 缓冲存储器的数据阵列的对应于所述标签的数据输入项中的数据被认为无效。举例来 说，数据阵列中对应于无效标签的数据可能不会更新为与存储于较高存储器中的存储器 存取请求的存储器地址处的数据相干。为了指示SRAM高速缓冲存储器中的标签为有效 的或无效的，可在SRAM高速缓冲存储器中设置有效位。有效位可包括单个SRAM位 单元。可在SRAM高速缓冲存储器的列上设置多个有效位，其中每一有效位对应于 SRAM高速缓冲存储器中的行。有效位的值或状态可设定为逻辑高(“1”)以指示标签为 有效的，且设定为逻辑低(“0”)以指示标签为无效的，或反之亦然。当对应于存储器存 取请求的存储器地址的有效位在标签阵列中无效时通过SRAM高速缓冲存储器产生缓 存未命中，以防止数据阵列中的无效数据用以满足存储器存取请求。

在含有SRAM高速缓冲存储器的装置的操作期间，SRAM高速缓冲存储器中的有效 位将在逻辑一(“1”)或逻辑零(“0”)的随机未知状态(即，未知的电荷电平)下加电。由 于有效位将在随机未知状态下加电，因此可能需要执行失效操作以将SRAM高速缓冲存 储器的标签阵列中的所有有效位设定或重置为无效状态。以此方式，如果SRAM高速缓 冲存储器在用有效数据填充之前经存取，则设定为无效状态的有效位将使得缓存未命中 发生。

使SRAM高速缓冲存储器的有效位失效的一个方法涉及将每一有效位的状态个别 地重置为无效状态。然而，个别地重置有效位中的每一者的有效性状态的此方法为耗时 的。在单个重置操作中重置SRAM高速缓冲存储器中的整列有效位的有效状态的另一方 法涉及提供有效位作为专用SRAM位单元。专用SRAM位单元包含一或多个额外晶体 管。专用SRAM位单元中的额外晶体管中的每一者耦合到电压轨节点及/或接地轨节点。 因此，一整列专用SRAM位单元可通过启动用于专用SRAM位单元中的每一者的待耦 合到电压轨节点及/或接地轨节点的所有额外晶体管以迫使专用SRAM位单元的值进入 无效状态而在单个重置操作中重置。然而，针对有效位提供额外晶体管增大SRAM高速 缓冲存储器密度。具有用于失效操作的额外晶体管的专用SRAM位单元由于较小的 SRAM几何形状而需要更复杂的制造过程。

在维持针对SRAM高速缓冲存储器中的有效位提供单个重置操作的能力的同时避 免对提供专用SRAM位单元的需要的一个方式在于提供具有增大的驱动强度的重置电 路。重置电路可为将位线驱动到多个SRAM位单元(例如，一列SRAM位单元)的有效性 位线驱动器。增大的驱动强度针对有效性位线驱动器提供额外电流容量，以能够在单个 重置操作中迫使SRAM高速缓冲存储器中的整列有效位加载到无效状态。然而，在有效 性位线驱动器中提供额外驱动强度可增大SRAM高速缓冲存储器中的有效性位线驱动 器的大小，由此增大存储器的大小。

需要提供单个重置操作的以下能力：在无需提供专用SRAM位单元或增大驱动强度 有效性位线驱动器(其中每一者增大SRAM高速缓冲存储器密度)的情况下重置SRAM高 速缓冲存储器中的多个有效位。

发明内容

在具体实施方式中所揭示的实施例包含在静态随机存取存储器(SRAM)重置操作期 间用于对SRAM位单元加电压或电流偏压的电路。还揭示相关系统及方法。作为一个非 限制性实例，SRAM位单元包含于设置于中央处理单元(CPU)系统中的SRAM高速缓冲 存储器中。与个别地重置每一SRAM位单元的状态的较耗时的方法相对比，可能需要在 单个重置操作中将多个SRAM位单元重置为所要状态。举例来说，可能需要在单个重置 操作中有效地执行用于使用作高速缓冲存储器中的有效位的多个SRAM位单元无效的 重置失效操作。

就此而言，在本文所揭示的实施例中，为了在单个重置操作中重置多个SRAM位单 元，偏压电路经设置且耦合到多个SRAM位单元。偏压电路经配置以在提供到SRAM 位单元的功率骤降到在SRAM位单元的操作功率电平以下的骤降功率电平之后在单个 重置操作期间将电压或电流偏压施加到所述多个SRAM位单元中的每一者。骤降SRAM 位单元的功率导致骤降SRAM位单元中的电压，从而允许写入操作更容易地发生。在 SRAM位单元的功率恢复到操作功率电平时通过偏压电路将电压或电流偏压施加到 SRAM位单元，由此迫使SRAM位单元进入所要状态。骤降提供到SRAM位单元的功 率允许偏压电路通过比原本在提供到SRAM位单元的功率未骤降且在将操作功率提供 到SRAM位单元时偏压电路必须克服存储于SRAM位单元中的电压的情况下所需的驱 动强度小的驱动强度来在所述多个SRAM位单元中强加一的状态。以此方式，在无需增 大经配置以重置SRAM位单元的状态的重置电路的驱动强度的情况下，可在单个重置操 作中重置多个SRAM位单元。即使具有增大的驱动强度，仍可能不会总是足以将SRAM 位单元正确地重置为所要状态。此外，本文所提供的偏压电路还可避免需要提供专用 SRAM位单元以允许在单个重置操作中重置多个SRAM位单元，其中每一专用SRAM 位单元包含能够迫使SRAM位单元进入所要状态的一或多个额外晶体管。

就此而言，在一个实施例中，提供一种用于对SRAM中的多个SRAM位单元执行 重置操作的数据输入项有效电路。所述数据输入项有效电路包括功率骤降电路。所述功 率骤降电路经配置以响应于接收到重置输入而将通过电力供应器供应到SRAM中的多 个SRAM位单元的功率从操作功率电平骤降到低于所述操作功率电平的骤降功率电平。 所述数据输入项有效电路进一步包括偏压电路。所述偏压电路经配置以响应于接收到所 述重置输入而将电压或电流偏压施加到所述多个SRAM位单元。所述功率骤降电路经进 一步配置以在通过所述偏压电路将所述电压或电流偏压施加到所述多个SRAM位单元 以使得所述多个SRAM位单元重置为所要状态时将通过所述电力供应器供应到所述多 个SRAM位单元的所述功率从所述骤降功率电平恢复到所述操作功率电平。以此方式， 在无需增大经配置以重置SRAM位单元的状态的重置电路的驱动强度的情况下，可在单 个重置操作中重置多个SRAM位单元。此外，本文所提供的偏压电路还可避免需要提供 专用SRAM位单元以允许多个SRAM位单元在单个重置操作中的重置，其中每一专用 SRAM位单元包含能够迫使SRAM位单元重置为所要状态的一或多个额外晶体管。

在另一实施例中，提供一种用于对SRAM中的多个SRAM位单元执行重置操作的 数据输入项有效电路。所述数据输入项有效电路包括功率骤降电路装置，所述功率骤降 电路装置包括用于响应于接收到重置输入而将通过电力供应器装置供应到SRAM装置 中的多个SRAM位单元的功率从操作功率电平骤降到低于所述操作功率电平的骤降功 率电平的骤降装置。所述数据输入项有效电路进一步包括偏压电路装置，所述偏压电路 装置用于响应于接收到所述重置输入而将电压或电流偏压施加到所述多个SRAM位单 元。所述功率骤降电路装置进一步包括恢复装置，所述恢复装置用于在通过所述偏压电 路装置将所述电压或电流偏压施加到所述多个SRAM位单元以使得所述多个SRAM位 单元重置为所要状态时将通过所述电力供应器装置供应到所述多个SRAM位单元的所 述功率从所述骤降功率电平恢复到所述操作功率电平。

在另一实施例中，提供一种将SRAM中的多个SRAM位单元重置为所要状态的方 法。所述方法包括接收用于重置多个SRAM位单元中的每一者的重置输入。所述方法进 一步包括响应于接收到所述重置输入而将通过电力供应器供应到SRAM中的所述多个 SRAM位单元的功率从操作功率电平骤降到低于所述操作功率电平的骤降功率电平。所 述方法进一步包括响应于接收到所述重置输入而将电压或电流偏压施加到所述多个 SRAM位单元。所述方法还包括在将所述电压或电流偏压施加到所述多个SRAM位单元 以使得所述多个SRAM位单元重置为所要状态时将通过所述电力供应器供应到所述多 个SRAM位单元的所述功率从所述骤降功率电平恢复到所述操作功率电平。

在另一实施例中，提供一种用于存储标签阵列中的索引值的SRAM。所述SRAM包 括用于对SRAM中的多个SRAM位单元执行重置操作的数据输入项有效电路。所述数 据输入项有效电路包括功率骤降电路。所述功率骤降电路经配置以响应于接收到重置输 入而将通过电力供应器供应到所述SRAM中的所述多个SRAM位单元的功率从操作功 率电平骤降到低于所述操作功率电平的骤降功率电平。所述数据输入项有效电路进一步 包括偏压电路。所述偏压电路经配置以响应于接收到所述重置输入而将电压或电流偏压 施加到所述多个SRAM位单元。所述功率骤降电路经进一步配置以在通过所述偏压电路 将所述电压或电流偏压施加到所述多个SRAM位单元以使得所述多个SRAM位单元重 置为所要状态时将通过所述电力供应器供应到所述多个SRAM位单元的所述功率从所 述骤降功率电平恢复到所述操作功率电平。所述SRAM进一步包括标签阵列，所述标签 阵列包括用于存储索引值的多个SRAM标签阵列行。所述多个SRAM标签阵列行的每 一SRAM标签阵列行包括多个SRAM标签阵列位单元。所述SRAM进一步包括字线解 码器，所述字线解码器包括耦合到所述数据输入项有效电路中的所述多个SRAM位单元 的每一SRAM位单元的多个字线，其中所述字线解码器经配置以控制对所述多个SRAM 位单元的存取。

附图说明

图1为示范性静态随机存取存储器(SRAM)的框图，所述SRAM包括数据输入项有 效电路，所述数据输入项有效电路经配置以在SRAM重置操作期间将电压或电流偏压施 加到数据输入项有效电路中的多个SRAM位单元以在单个重置操作中重置数据输入项 有效电路中的所述多个SRAM位单元的状态；

图2为图1的数据输入项有效电路中的一列六晶体管(6T)SRAM位单元，其中所述 列SRAM位单元经配置以在SRAM重置操作期间接收通过偏压电路所施加的电压或电 流偏压以在单个重置操作中重置所述列SRAM位单元的状态；

图3为针对数据输入项有效电路中的多个SRAM位单元通过图1的数据输入项有效 电路执行的示范性SRAM重置操作的时序图；

图4为可设置于图1中的SRAM中的示范性数据输入项有效电路的框图，其中有效 性位线驱动器包含偏压电路，所述偏压电路经配置以在SRAM重置操作期间将电压或电 流偏压施加到数据输入项有效电路中的多个SRAM位单元以在单个重置操作中重置所 述多个SRAM位单元的状态；

图5为针对数据输入项有效电路中的多个SRAM位单元通过图3的数据输入项有效 电路执行的示范性SRAM重置操作的时序图；

图6为图1中的包括被提供作为偏压电路的功率骤降电路的数据输入项有效电路的 另一示范性实施例的框图，其中功率骤降电路经配置以骤降来自将功率供应到多个 SRAM位单元的两(2)独立电源的功率，且在单个重置操作期间选择性地延迟SRAM位 单元的一个内部节点的功率的恢复以将电压或电流偏压施加到所述多个SRAM位单元 来重置SRAM位单元的状态；

图7为针对数据输入项有效电路中的多个SRAM位单元通过图6的数据输入项有效 电路执行的示范性SRAM重置操作的时序图；以及

图8为可包含图1、2、3及5中的示范性数据输入项有效电路作为非限制性实例的 示范性基于处理器的系统的框图，所述数据输入项有效电路用于在单个重置操作期间将 电压或电流偏压施加到数据输入项有效电路中的多个SRAM位单元以重置所述多个 SRAM位单元的状态。

具体实施方式

现参看图式，描述本发明的若干示范性实施例。词“示范性”在本文中用以意谓 “充当实例、例子或说明”。本文描述为“示范性”的任何实施例不必解释为比其它实 施例优选或有利。

在具体实施方式中所揭示的实施例包含在静态随机存取存储器(SRAM)重置操作期 间用于对SRAM位单元加电压或电流偏压的电路。还揭示相关系统及方法。作为一个非 限制性实例，SRAM位单元包含于设置于中央处理单元(CPU)系统中的SRAM高速缓冲 存储器中。与个别地重置每一SRAM位单元的状态的较耗时的方法相对比，可能需要在 单个重置操作中将多个SRAM位单元重置为所要状态。举例来说，可能需要在单个重置 操作中有效地执行用于使用作高速缓冲存储器中的有效位的多个SRAM位单元无效的 重置失效操作。

就此而言，在本文所揭示的实施例中，为了在单个重置操作中重置多个SRAM位单 元，偏压电路经设置且耦合到多个SRAM位单元。偏压电路经配置以在提供到SRAM 位单元的功率骤降到在SRAM位单元的操作功率电平以下的骤降功率电平之后在单个 重置操作期间将电压或电流偏压施加到所述多个SRAM位单元中的每一者。骤降SRAM 位单元的功率导致骤降SRAM位单元中的电压，从而允许写入操作更容易地发生。在 SRAM位单元的功率恢复到操作功率电平时通过偏压电路将电压或电流偏压施加到 SRAM位单元，由此迫使SRAM位单元进入所要状态。骤降提供到SRAM位单元的功 率允许偏压电路通过比原本在提供到SRAM位单元的功率未骤降且在将操作功率提供 到SRAM位单元时偏压电路必须克服存储于SRAM位单元中的电压的情况下所需的驱 动强度小的驱动强度来在所述多个SRAM位单元中强加一状态。以此方式，在无需增大 经配置以重置SRAM位单元的状态的重置电路的驱动强度的情况下，可在单个重置操作 中重置多个SRAM位单元。即使具有增大的驱动强度，仍可能不会总是足以将SRAM 位单元正确地重置为所要状态。此外，本文所提供的偏压电路还可避免需要提供专用 SRAM位单元以允许在单个重置操作中重置多个SRAM位单元，其中每一专用SRAM 位单元包含能够迫使SRAM位单元进入所要状态的一或多个额外晶体管。

就此而言，图1为用于在单个重置操作中对数据输入项有效电路中的SRAM位单元 加电压或电流偏压的示范性SRAM10的示意图。作为实例，图1中的SRAM10可在中 央处理单元(CPU)系统中用作高速缓冲存储器。在论述重置操作期间的SRAM位单元的 电压或电流偏压之前，下文首先描述SRAM10及其示范性组件。

参看图1，SRAM10在此实例中为高速缓冲存储器12。高速缓冲存储器12包括 SRAM标签阵列14(在本文中也称为“标签阵列”)及数据阵列(未展示)。标签阵列14包 括用于存储多个数据输入项18(0)-18(N)的多个SRAM位单元行16(0)-16(N)。存储于所 述多个SRAM位单元行16(0)-16(N)中的所述多个数据输入项18(0)-18(N)可另外被称为 多个标签位18(0)-18(N)。所述多个SRAM位单元行16(0)-16(N)中的每一者包括多个 SRAM标签阵列位单元19。所述多个标签位18(0)-18(N)在高速缓冲存储器12中具有相 关联的数据位。标签阵列14进一步包括用于存储有效性状态的数据输入项有效电路20， 所述有效性状态指示存储于相应的多个SRAM位单元行16(0)-16(N)中的多个标签位 18(0)-18(N)中的每一者为有效的或无效的。作为实例，如果存储于高速缓冲存储器12 的对应于标签位18(0)的数据阵列中的数据为有效的，则个别标签位18(0)为有效的。如 果存储于高速缓冲存储器12的数据阵列中的数据已更新为与存储于较高层级存储器(未 展示)中的存储器存取请求的存储器地址处的数据相干，则所述数据为有效的。

继续参看图1，数据输入项有效电路20包括设置于标签阵列14的有效性SRAM位 单元列24中的多个有效性位22(0)-22(N)。有效性位22(0)-22(N)为SRAM位单元。数据 输入项有效电路20的有效性位22(0)-22(N)中的每一者在此实例中对应于SRAM位单元 行16(0)-16(N)中对应于相应标签位18(0)-18(N)的每一者的有效性状态。有效性位 22(0)-22(N)中的每一者可为单个SRAM位单元。因此，有效性SRAM位单元列24将包 括用于存储所述多个标签位18(0)-18(N)中的每一者的有效性状态的多个SRAM位单元 26(0)-26(N)。数据输入项有效电路20中的有效性位22(0)-22(N)的状态可为表示存储于 标签阵列14中的所述多个标签位18(0)-18(N)的有效性的两(2)稳定状态中的一者(例如， 逻辑高“1”或逻辑低“0”)。

继续参看图1，在用从电源(未展示)供应到SRAM位单元26(0)-26(N)的功率28对 高速缓冲存储器12加电后，存储于有效性位22(0)-22(N)中的电压电平即为不可预测的， 从而导致有效性位22(0)-22(N)中的随机有效性状态。由于在加电时存储于有效性位 22(0)-22(N)中的随机有效性状态，可能需要数据输入项有效电路20中的有效性位 22(0)-22(N)的当前状态在加电时经重置或失效。以此方式，如果在高速缓冲存储器12 中对应于标签位18(0)-18(N)中的任一者的数据输入项含有有效数据之前存取所述数据 输入项，则有效性位22(0)-22(N)将已被重置为失效状态，从而使得缓存未命中发生。无 效的数据输入项将由于缓存未命中而不会被存取。作为实例，有效性位22(0)-22(N)的状 态可通过将包括于有效性位22(0)-22(N)中的SRAM位单元26(0)-26(N)的值设定为逻辑 低“0”来重置。

继续参看图1，为了重置SRAM位单元26(0)-26(N)的状态，通过偏压电路32将电 压或电流偏压30施加到有效性SRAM位单元列24中的SRAM位单元26(0)-26(N)。施 加电压或电流偏压30，从而提供足够的驱动强度(即，电流容量)以克服当前存储于SRAM 位单元26(0)-26(N)中的任何现有的电荷或电压电平。另外，可能需要在单个重置操作中 重置有效性SRAM位单元列24中的所有或至少多个SRAM位单元26(0)-26(N)。因此， 为使偏压电路32能够在单个重置操作中重置所有SRAM位单元26(0)-26(N)的状态，偏 压电路32必须提供足够的驱动强度以重置所有SRAM位单元26(0)-26(N)。

继续参看图1，图2中提供包括SRAM位单元26(0)-26(N)的有效性SRAM位单元 列24的额外细节。参看图2，可通过将信息34的单个位存储或写入于SRAM位单元 26(0)-26(N)中而重置SRAM位单元26(0)-26(N)的值。作为实例，信息34的单个位是通 过存储于第一存储节点DATA及第二存储节点DATAN中的电压电荷电平来表示。第一 存储节点DATA及第二存储节点DATAN是通过设置于SRAM位单元26(0)-26(N)中的两 (2)交叉耦合反相器36、38形成。由于SRAM位单元26(0)-26(N)读取及写入信息34的 单个位的方式，两(2)交叉耦合反相器36、38彼此互补。将供应到SRAM位单元 26(0)-26(N)的功率28骤降到骤降功率电平28C引起存储于SRAM位单元26(0)-26(N)中 的两(2)交叉耦合反相器36、38中的电压电荷电平的骤降。为了在单个循环中执行重置 操作，使存储于SRAM位单元26(0)-26(N)中的两(2)交叉耦合反相器36、38中的电压电 荷电平骤降。可通过偏压电路32用比原本在提供到SRAM位单元26(0)-26(N)的功率28 未从操作功率电平骤降到骤降功率电平28C的情况下所需的驱动强度小的驱动强度来 施加电压或电流偏压30。在无偏压电路32的情况下，将需要专用SRAM位单元或具有 增强的驱动强度的有效性位线驱动器，其中每一者增大SRAM高速缓冲存储器密度。

继续参看图2，可使用不同的技术通过偏压电路32将电压或电流偏压30施加到 SRAM位单元26(0)-26(N)。在下文在图4中更详细地描述的第一实施例中，偏压电路 32将电压或电流偏压30施加于位线40及位线补体42上。在此第一实施例中，图2中 的第一存取晶体管44及第二存取晶体管46经设置以在重置操作(类似于读取或写入操 作)期间控制对SRAM位单元26(0)-26(N)的存取。对SRAM位单元26(0)-26(N)的存取是 通过两(2)存取晶体管44、46的启动来启用。两(2)存取晶体管44、46的启动使得位线 40及位线补体42变得耦合到两(2)交叉耦合反相器36、38。两(2)存取晶体管44、46的 启动是通过由图1中的高速缓冲存储器12断言于字线50(0)-50(N)上的字线信号 48(0)-48(N)启用。通过偏压电路32施加到位线40及位线补体42的表示信息34的单个 位的电压或电流偏压30将存储或写入于待重置的SRAM位单元26(0)-26(N)中的每一者 中的两(2)交叉耦合反相器36、38中。以此方式，基于经断言字线50(0)-50(N)，SRAM 位单元26(0)-26(N)可在有效性SRAM位单元列24中在单个重置操作中得以重置。在图 6中更详细地描述的第二实施例中，偏压电路32经由第一功率骤降输出端52及第二功 率骤降输出端54施加电压或电流偏压30。第一功率骤降输出端52及第二功率骤降输出 端54各自耦合到两(2)交叉耦合反相器36、38中的一者。经由第一功率骤降输出端52 及第二功率骤降输出端54所施加的电压或电流偏压30产生跨越两(2)交叉耦合反相器 36、38的差分电压。跨越两(2)交叉耦合反相器36、38的差分电压使得SRAM位单元 26(0)-26(N)重置为所要状态。两个示范性实施例中的SRAM位单元26(0)-26(N)可被提供 作为标准6-TSRAM位单元。

继续参看图1，数据输入项有效电路20进一步包括功率骤降电路56，功率骤降电 路56用于在重置操作期间骤降以操作功率电平供应到SRAM位单元26(0)-26(N)的功率 28。功率骤降电路56经配置以接收在数据输入项有效电路功率输入端58处所供应的功 率28。供应到功率骤降电路56的功率28是针对高速缓冲存储器12以操作功率电平供 应。操作功率电平为高速缓冲存储器12中的SRAM位单元26(0)-26(N)通过能够持续地 存储数据而在正常的读取或写入操作中正确地起作用所需的最小电压电平。功率骤降电 路56经进一步配置以将功率28的功率电平骤降到在操作功率电平以下的保持SRAM位 单元26(0)-26(N)操作所需的减小功率电平，所述减小功率电平被称为骤降功率电平28C。 功率骤降电路56还经配置来以操作功率电平将功率28提供到SRAM位单元 26(0)-26(N)。数据输入项有效电路20在重置信号输入端62上接收重置信号60。功率骤 降电路56还经配置以在数据输入项有效电路重置输入端64处接收重置信号60。响应于 接收到重置信号60，功率骤降电路56起始功率28到供应到有效性位22(0)-22(N)的骤 降功率电平28C的骤降。功率骤降电路56将功率28骤降到在通过数据输入项有效电路 功率输入端58处的功率28所供应的操作功率电平以下的骤降功率电平28C。在功率28 骤降到在操作功率电平以下的骤降功率电平28C的情况下，偏压电路32经配置以将电 压或电流偏压30施加到SRAM位单元26(0)-26(N)。在功率28骤降到在操作功率电平 以下的骤降功率电平28C的同时通过偏压电路32施加电压或电流偏压30将使得SRAM 位单元26(0)-26(N)中的电压电荷朝向对应于所施加的电压或电流偏压30的状态偏压。 通过偏压电路32所施加的电压或电流偏压30将使得SRAM位单元26(0)-26(N)的状态 重置为所要状态。

继续参看图1，功率骤降电路56经进一步配置以将来自供应到所述多个SRAM位 单元26(0)-26(N)的骤降功率电平28C的功率28从骤降功率电平28C恢复到操作功率电 平。在通过偏压电路32将电压或电流偏压30施加到所述多个SRAM位单元26(0)-26(N) 时，骤降功率电平28C恢复到操作功率电平。在跨越SRAM位单元26(0)-26(N)所施加 的差分电压的情况下，将骤降功率电平28C恢复到操作功率电平使得所述多个SRAM 位单元26(0)-26(N)将当前电压电荷电平保持于所要状态。对应于所要状态的当前电压电 荷电平为在所要状态下对SRAM位单元26(0)-26(N)所施加的电压或电流偏压30的结果。 在骤降功率电平28C恢复到操作功率电平之后，不再施加电压或电流偏压30。

继续参看图1，在替代性实施例中，可将偏压电路32提供于功率骤降电路56中而 非有效性位线驱动器66中。将在图6中进一步详细描述此替代性实施例。可将偏压电 路32提供于功率骤降电路56中，其中通过偏压电路32经由第一功率骤降输出端52及 任选地第二功率骤降输出端54将电压或电流偏压30经由两交叉耦合反相器36、38施 加到SRAM位单元26(0)-26(N)的内部节点。以操作功率电平提供于第一功率骤降输出 端52及第二功率骤降输出端54上的功率28针对两个交叉耦合反相器36、38同时骤降 到骤降功率电平28C。功率28最初在第一功率骤降输出端52上恢复到操作功率电平。 接着，在某延迟之后，功率28在第二功率骤降输出端54上恢复到操作功率电平，由此 在SRAM位单元26(0)-26(N)的内部存储节点上强加所要值。以此方式，SRAM位单元 26(0)-26(N)可在无需提供专用SRAM位单元或具有增大的驱动强度的有效性位线驱动 器(其中每一者增大SRAM高速缓冲存储器密度)的情况下得以提供。

图3为对图1的数据输入项有效电路20中的有效性位22(0)-22(N)执行的示范性 SRAM重置操作的时序图。所执行的示范性SRAM重置操作为使用通过偏压电路32所 施加的电压或电流偏压30来按需要重置有效性位22(0)-22(N)的单个重置操作。在高速 缓冲存储器12的初始加电后，数据输入项有效电路20的多个有效性位22(0)-22(N)中的 每一者即含有逻辑一(“1”)或逻辑零(“0”)的随机或未知状态，其中逻辑零(“0”)可 表示无效状态。重置信号60由数据输入项有效电路20使用以在单个重置操作中触发经 提供作为有效性位22(0)-22(N)的SRAM位单元26(0)-26(N)的重置。断言重置信号60使 得数据输入项有效电路20中的功率骤降电路56将功率28骤降到在操作功率电平以下 的骤降功率电平28C。在功率28骤降到骤降功率电平28C的情况下，偏压电路32将电 压或电流偏压30施加到SRAM位单元26(0)-26(N)以重置数据输入项有效电路20中的 SRAM位单元26(0)-26(N)的状态。

继续参看图3，在通过偏压电路32将电压或电流偏压30施加到数据输入项有效电 路20中的SRAM位单元26(0)-26(N)的同时，通过功率骤降电路56将功率28从骤降功 率电平28C恢复到操作功率电平。在SRAM位单元26(0)-26(N)的功率28从骤降功率电 平28C恢复到操作功率电平之后，通过偏压电路32将电压或电流偏压30撤销断言。以 此方式，重置信号60触发偏压电路32以在单个重置操作中将经提供作为数据输入项有 效电路20中的有效性位22(0)-22(N)的SRAM位单元26(0)-26(N)的状态重置为逻辑零 (“0”)或无效状态。

如上文所述，可通过偏压电路32施加电压或电流偏压30，以使用若干不同的方法 重置SRAM位单元26(0)-26(N)的状态。作为实例，将电压或电流偏压30施加到SRAM 位单元26(0)-26(N)的一个方式为通过在有效性位线驱动器66中设置偏压电路32，其中 偏压电路32在位线40及位线补体42上施加电压或电流偏压30以在对应字线 50(0)-50(N)针对SRAM位单元26(0)-26(N)接通的情况下将SRAM位单元26(0)-26(N)偏 压到所要状态。

就此而言，图4说明数据输入项有效电路20(1)的示范性实施例，其中偏压电路32(1) 设置于有效性位线驱动器66中。图4说明图1中先前描述的共同元件。将通过关于施 加电压或电流偏压30的方式的额外细节来描述下文所述的数据输入项有效电路20(1)。 数据输入项有效电路20(1)经配置以在单个重置操作中重置经提供作为数据输入项有效 电路20(1)中的有效性位22(0)-22(N)的SRAM位单元26(0)-26(N)的状态。数据输入项有 效电路20(1)包括将电压或电流偏压30(1)施加到位线40及位线补体42的有效性位线驱 动器66。有效性位线驱动器66包括偏压电路32(1)，偏压电路32(1)将电压或电流偏压 30(1)置于位线40及位线补体42上。有效性位线驱动器66包括耦合到多个SRAM位单 元26(0)-26(N)中的每一者的位线40及位线补体42。将电压或电流偏压30(1)施加到位线 40及位线补体42以按需要重置SRAM位单元26(0)-26(N)。在此实例中，因为经由位线 40及位线补体42将电压或电流偏压30(1)施加到SRAM位单元26(0)-26(N)，所以SRAM 位单元26(0)-26(N)可以与将值存储或写入于图1中SRAM位单元行16(0)-16(N)中的 SRAM位单元26(0)-26(N)中相同的方式来重置。还应注意，有效性位线驱动器66类似 于用于标准6-TSRAM位单元的标准位线驱动器。尽管有效性位线驱动器66类似于用 于6-TSRAM位单元的标准位线驱动器，但有效性位线驱动器66经配置以接收重置信 号60来在重置操作中触发电压或电流偏压30(1)的施加。

继续参看图4，数据输入项有效电路20(1)以与如上文所述的图1的数据输入项有效 电路20一致的方式起作用。数据输入项有效电路20(1)包括用于在第一功率骤降输出端 52上将功率28骤降到骤降功率电平28C的功率骤降电路56(1)。然而，在此示范性实施 例中，并未使用第二功率骤降输出端54。功率骤降电路56(1)使用所接收的重置信号60 来在第一功率骤降输出端52上触发供应到SRAM位单元26(0)-26(N)的功率28骤降到 骤降功率电平28C。在SRAM位单元26(0)-26(N)的功率28骤降到骤降功率电平28C的 情况下，通过使第一偏压电路开关68及第二偏压电路开关70偏压而将电压或电流偏压 30(1)施加到位线40及位线补体42。在所要数据状态输入端74上接收的所要数据状态 72可用以将SRAM位单元26(0)-26(N)写入到逻辑低(“0”)或逻辑高(“1”)。

继续参看图4，重置信号60通过偏压电路32(1)在第一偏压电路开关68及第二偏压 电路开关70处接收，以触发通过偏压电路32(1)施加预定义的电压或电流偏压30(1)。电 压或电流偏压30(1)可经硬译码以施加预定义状态到SRAM位单元26(0)-26(N)从而使其 为逻辑低(“0”)或逻辑高(“1”)。在此非限制性实例中，第一偏压电路开关68接收重 置信号60，从而使得位线节点76在重置信号60于重置信号输入端62上经断言的同时 从电压轨节点78耦合。此情形将会将逻辑一(“1”)施加到位线40。第二偏压电路开关 70还将使用在重置信号输入端62处所接收的重置信号60。然而，第二偏压电路开关70 将使得位线补体节点80在重置信号60于重置信号输入端62处经断言的同时耦合到接 地轨节点82。此情形将会将逻辑零(“0”)施加到位线补体42。以此方式，SRAM位单 元26(0)-26(N)中的每一者的状态将设定为逻辑一(“1”)。基于接收重置信号60，字线 50(0)-50(N)允许存取数据输入项有效电路20(1)中的SRAM位单元26(0)-26(N)中的全部 或仅一些。字线解码器90将解码所接收的有效性位地址92，从而将所接收的有效性位 地址92映射到对应字线50(0)-50(N)。通过字线解码器90所接收的有效性位地址92可 指定所有或仅一范围的SRAM位单元26(0)-26(N)重置为所要状态。

继续参看图4，SRAM位单元26(0)-26(N)可设定为可配置状态，逻辑零(“0”)或逻 辑一(“1”)。SRAM位单元26(0)-26(N)的状态可基于所接收的所要数据状态72来配置。 位线偏压电路84将在所要数据状态72上的状态为低时将位线节点76耦合到接地轨节 点82，且在所要数据状态72上的状态在系统时钟86的上升边缘的情况下为高时将位线 节点76耦合到电压轨节点78。此外，位线补体偏压电路88将在所要数据状态72上的 状态为低时将位线补体节点80耦合到电压轨节点78，且在所要数据状态72上的状态在 系统时钟86的上升边缘的情况下为高时将位线补体节点80耦合到电压轨节点78。因此， 位线40设定为与所要数据状态72类似的状态且位线补体42设定为所要数据状态72的 相反状态，从而使得有效性位22(0)-22(N)中的SRAM位单元26(0)-26(N)基于系统时钟 86的上升边缘变得对应于所接收的所要数据状态72而偏压。字线50(0)-50(N)允许存取 数据输入项有效电路20(1)中的SRAM位单元26(0)-26(N)中的全部或仅一些。字线解码 器90将解码所接收的有效性位地址92，从而将所接收的有效性位地址92映射到对应字 线50(0)-50(N)。通过字线解码器90所接收的有效性位地址92可指定所有或仅一范围的 SRAM位单元26(0)-26(N)重置为所要状态。

继续参看图4，当通过偏压电路32(1)施加电压或电流偏压30(1)时，功率骤降电路 56(1)将功率28从骤降功率电平28C恢复回到操作功率电平。将功率28从骤降功率电平 28C恢复回到操作功率电平将会将有效性位22(0)-22(N)的状态重置为预定义状态。因为 SRAM位单元26(0)-26(N)的功率28在施加电压或电流偏压30(1)的同时骤降到骤降功率 电平28C，所以有效性位线驱动器66可在无增大的驱动强度的情况下重置SRAM位单 元26(0)-26(N)。有效性位线驱动器66可能不需要增大的驱动强度，这是因为由于SRAM 位单元26(0)-26(N)的功率28骤降到骤降功率电平28C，所以提供到SRAM位单元 26(0)-26(N)的操作功率电平骤降。以此方式，可能需要不将有效性位线驱动器66设计 为用于具有增大的驱动强度的数据输入项有效电路20(1)的专用有效性位线驱动器。结 果，有效性位线驱动器66可类似于用于图1中的高速缓冲存储器12中的标签阵列14 中的SRAM位单元行16(0)-16(N)的位线驱动器(未展示)。有效性位线驱动器66还可提 供等于或大于用于高速缓冲存储器12中的标签阵列14中的SRAM位单元行16(0)-16(N) 的位线驱动器(未展示)的驱动强度的驱动强度。在标签阵列14中不同于有效性位线驱动 器66的其它位置设计位线驱动器可能在数据输入项有效电路20(1)的制造期间需要较小 的几何形状、额外晶体管，或独特工艺技术。因此，在不必产生具有提供添加的成本及 面积的额外晶体管(例如，除设置于6TSRAM位单元中的晶体管之外)的专用SRAM位 单元的情况下，可在单个步骤中执行SRAM位单元26(0)-26(N)的单个重置操作。SRAM 位单元26(0)-26(N)可经提供作为标准6-TSRAM位单元。

图5为时序图94，其说明通过在单个重置操作期间将电压或电流偏压30(1)施加到 有效性位22(0)-22(N)的图3中的示范性数据输入项有效电路20(1)的电压或电流偏压。 数据输入项有效电路20(1)经配置以使用设置于有效性位线驱动器66中的偏压电路32(1) 来施加电压或电流偏压30(1)。时序图94说明从重置信号输入端62接收重置信号60。 重置信号60在数据输入项有效电路20(1)中起始重置操作。功率28以操作电平将恒定 功率源提供到功率骤降电路56(1)。功率骤降电路56(1)将功率28骤降到针对通过偏压电 路32(1)所施加的电压或电流偏压30(1)来说为足够的骤降功率电平28C，以重置数据输 入项有效电路20(1)中的SRAM位单元26(0)-26(N)。在此示范性实施例中，偏压电路32(1) 将电压或电流偏压30(1)施加到位线40及位线补体42。在SRAM位单元26(0)-26(N)的 功率28骤降到骤降功率电平28C时，偏压电路32(1)经由位线40及位线补体42将电压 或电流偏压30(1)施加到SRAM位单元26(0)-26(N)。在SRAM位单元26(0)-26(N)的功率 28骤降且电压或电流偏压30(1)通过偏压电路32(1)施加到位线40及位线补体42的情况 下，所有或少数字线信号48(0)-48(N)基于有效性位地址92而在字线50(0)-50(N)上经断 言。

继续参看图5，通过断言耦合到SRAM位单元26(0)-26(N)的字线50(0)-50(N)，对数 据输入项有效电路20(1)的对应SRAM位单元26(0)-26(N)的存取得以启用。在此实例中， 因为电压或电流偏压30(1)在提供到SRAM位单元26(0)-26(N)的功率28骤降到骤降功 率电平28C的情况下被施加，所以数据输入项有效电路20(1)中的SRAM位单元 26(0)-26(N)的状态重置为逻辑零(“0”)。SRAM位单元26(0)-26(N)中的每一者的状态是 基于重置信号60来重置。字线50(0)-50(N)还可经配置以按需要分别重置特定SRAM位 单元26(0)-26(N)的状态。在字线50(0)-50(N)、位线40及位线补体42经驱动之后，功率 28通过功率骤降电路56(1)从骤降功率电平28C恢复到操作功率电平，由此重置SRAM 位单元26(0)-26(N)的状态。另外，字线50(0)-50(N)上的字线信号48(0)-48(N)通过高速 缓冲存储器12而撤销断言。如上文所述，可通过偏压电路32施加图1中的电压或电流 偏压30，以使用若干不同方法重置SRAM位单元26(0)-26(N)的状态。在替代性实施例 中，可通过经由可选第二功率骤降输出端54将供应到SRAM位单元26(0)-26(N)的功率 28骤降到骤降功率电平28C来施加图1的电压或电流偏压30。当SRAM位单元 26(0)-26(N)的功率28恢复时，产生跨越SRAM位单元26(0)-26(N)的内部节点的差分电 压，由此将SRAM位单元26(0)-26(N)偏压到所要状态。

就此而言，图6说明数据输入项有效电路20(2)的示范性实施例，数据输入项有效 电路20(2)经配置以通过经由两(2)电源施加电压或电流偏压30(2)而重置被提供作为数据 输入项有效电路20(2)中的SRAM位单元26(0)-26(N)的有效性位22(0)-22(N)的状态。将 功率28提供到功率骤降电路56(2)，功率骤降电路56(2)经配置以经由两(2个电源(第一 功率骤降输出端52及第二功率骤降输出端54)将SRAM位单元26(0)-26(N)的功率28骤 降到骤降功率电平28C。在此示范性实施例中，用于施加电压或电流偏压30(2)的偏压电 路32(2)设置于功率骤降电路56(2)中。偏压电路32(2)通过以顺序或交错型式在第一功率 骤降输出端52及第二功率骤降输出端54上恢复骤降功率电平28C而将电压或电流偏压 30(2)施加到SRAM位单元26(0)-26(N)。通过允许第一功率骤降输出端52上的骤降功率 电平28C在第二功率骤降输出端54上的骤降功率电平28C之前恢复到操作功率电平而 以顺序或交错型式来恢复SRAM位单元26(0)-26(N)的功率28。

继续参看图6，数据输入项有效电路20(2)最初接收重置信号输入端62上的重置信 号60。重置信号60是通过用于骤降及恢复供应到数据输入项有效电路20(2)的骤降功率 电平28C的功率骤降电路56(2)接收。功率骤降电路56(2)在数据输入项有效电路功率输 入端58处接收供应到数据输入项有效电路20(2)的功率28。功率骤降电路56(2)另外在 重置信号输入端62处接收重置信号60。重置信号60通过功率骤降电路56(2)使用以触 发功率28骤降到在两(2)电源处供应的骤降功率电平28C，所述两(2)电源为来自第一功 率骤降电路96的第一功率骤降输出端52及来自第二功率骤降电路98的第二功率骤降 输出端54。第二功率骤降电路98设置于偏压电路32(2)中。偏压电路32(2)进一步包括 重置信号延迟电路100。重置信号延迟电路100产生第二重置信号102以延迟功率28从 第二功率骤降电路98处的骤降功率电平28C到操作功率电平的恢复。来自重置信号延 迟电路100的第二重置信号102将使得第二功率骤降电路98延迟功率28从第二功率骤 降输出端54处的骤降功率电平28C的恢复。第二功率骤降输出端54处的功率28的恢 复的延迟产生骤降功率电平28C的顺序或交错恢复。骤降功率电平28C到操作功率电平 的顺序或交错恢复将在SRAM位单元26(0)-26(N)上产生电压或电流偏压30(2)。通过供 应到SRAM位单元26(0)-26(N)的功率28从骤降功率电平28C到操作功率电平的交错恢 复所产生的电压或电流偏压30(2)更改跨越SRAM位单元26(0)-26(N)的差分电压。更改 跨越SRAM位单元26(0)-26(N)的差分电压使得存储于SRAM位单元26(0)-26(N)中的电 压电平重置为所要状态。还可能需要使得功率28以反向方式从骤降功率电平28C恢复 到操作功率电平，其中功率骤降电路56(2)可使得第二功率骤降输出端54处的功率28 在第一功率骤降输出端52处的功率28之前恢复。以此方式，基于恢复功率电平的次序 的反向，可将相反状态存储于SRAM位单元26(0)-26(N)中作为所要状态。

就此而言，图7说明使用偏压电路32(2)来施加电压或电流偏压30(2)的图6的示范 性数据输入项有效电路20(2)的时序图104。电压或电流偏压30(2)是通过以顺序或交错 型式将供应到SRAM位单元26(0)-26(N)的功率28从在第一功率骤降输出端52及第二 功率骤降输出端54上所提供的骤降功率电平28C恢复来施加。骤降功率电平28C的骤 降及顺序恢复使得存储于SRAM位单元26(0)-26(N)中的状态被重置。重置信号60是通 过图1中的高速缓冲存储器12提供。重置信号60还通过偏压电路32(2)中的重置信号 延迟电路100接收，重置信号延迟电路100用于引起第二功率骤降输出端54上的骤降 功率电平28C的恢复的延迟。重置信号延迟电路100延迟重置信号60，从而产生被提 供作为对第二功率骤降电路98的输出的第二重置信号102。由于重置信号60通过第一 功率骤降电路96接收且第二重置信号102通过第二功率骤降电路98接收，因此第一功 率骤降输出端52及第二功率骤降输出端54最初骤降。通往SRAM位单元26(0)-26(N) 中的每一者的第一功率骤降输出端52及第二功率骤降输出端54两者的骤降使得有效性 位22(0)-22(N)的状态失去其当前状态。在针对有效性位22(0)-22(N)失去其当前状态足够 的时间之后，重置信号60经撤销断言。重置信号60的撤销断言还引起第二重置信号102 之后续及延迟的撤销断言。由于相应信号(重置信号60及第二重置信号102)中的每一者 经撤销断言，第一功率骤降输出端52处的骤降功率电平28C在第二功率骤降输出端54 之前的恢复更改跨越SRAM位单元26(0)-26(N)的差分电压。以此方式，更改跨越SRAM 位单元26(0)-26(N)的差分电压使得存储于SRAM位单元26(0)-26(N)中的电压电平重置 为所要状态。

就此而言，图8说明基于处理器的系统106的实例，基于处理器的系统106可使用 在SRAM重置操作期间用于对SRAM位单元加电压或电流偏压的电路，以及图1中所 说明的相关系统及方法。在此实例中，基于处理器的系统110中包含一或多个CPU108， 每一CPU包含一或多个处理器110。CPU108可具有耦合到处理器110的用于迅速存取 暂时存储的数据的高速缓冲存储器112。图1中的SRAM10可用作高速缓冲存储器112。 CPU108耦合到系统总线114且可使包含于基于处理器的系统106中的主控装置及受控 装置相互耦合。如所熟知，CPU108通过经由系统总线114交换地址、控制及数据信息 而与这些其它装置通信。举例来说，CPU108可将总线异动请求传达到作为受控装置的 实例的存储器控制器116。尽管在图8中未说明，但可设置多个系统总线114，其中每 一系统总线114构成不同网状架构。

其它主控装置及受控装置可连接到系统总线114。如图8中所说明，作为实例，这 些装置可包含存储器系统118、一或多个输入装置120、一或多个输出装置122、一或多 个网络接口装置124，及一或多个显示控制器126。输入装置120可包含任何类型的输 入装置，包含(但不限于)输入键、开关、语音处理器等。输出装置122可包含任何类型 的输出装置，包含(但不限于)音频、视频、其它视觉指示器等。网络接口装置124可为 经配置以允许数据到及从网络128的交换的任何装置。网络128可为任何类型的网络， 包含(但不限于)有线或无线网络、专用或公用网络、局域网(LAN)、广域网(WLAN)及因 特网。网络接口装置124可经配置以支持任何类型的所要通信协议。存储器系统118可 包含图1的SRAM10。

CPU108还可经配置以经由系统总线114存取显示控制器126，以控制发送到一或 多个显示器130的信息。显示控制器126经由一或多个视频处理器132将待显示的信息 发送到显示器130，所述一或多个视频处理器132将待显示的信息处理为适用于显示器 130的格式。显示器130可包含任何类型的显示器，包含(但不限于)阴极射线管(CRT)、 液晶显示器(LCD)、等离子体显示器等。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例所描述的各种说明性 逻辑块、模块、电路及算法可实施为电子硬件、存储于存储器中或另一计算机可读媒体 中且通过处理器或其它处理装置执行的指令，或两者的组合。作为实例，本文所述的主 控装置及受控装置可在任何电路、硬件组件、集成电路(IC)或IC芯片中使用。本文所揭 示的存储器可为任何类型及大小的存储器，且可经配置以存储任何类型的所要信息。为 了清楚地说明此可互换性，上文已大体在功能性方面描述了各种说明性组件、块、模块、 电路及步骤。此类功能性经实施的方式取决于特定应用、设计选择，及/或强加于整个系 统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所述功能性， 但此类实施决策不应解译为引起脱离本发明的范围。

结合本文所揭示的实施例所描述的各种说明性逻辑块、模块及电路可通过处理器、 数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程 逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文所述的功能的 任何组合来实施或执行。处理器可为微处理器，但在替代例中，处理器可为任何常规处 理器、控制器、微控制器，或状态机。处理器还可实施为计算装置的组合，例如，DSP 与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此 类配置。

本文所揭示的实施例可体现于硬件中及存储于硬件中的指令中，且可驻留(例如)于 随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、 电可抹除可编程ROM(EEPROM)、寄存器、硬盘、抽取式磁盘、CD-ROM，或此项技 术中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处 理器可从存储媒体读取信息及将信息写入到存储媒体。在替代例中，存储媒体可与处理 器成一体式。处理器及存储媒体可驻留于ASIC中。ASIC可驻留于远程台中。在替代例 中，处理器及存储媒体可作为离散组件而驻留于远程台、基站或服务器中。

还应注意，描述本文中的示范性实施例中的任一者中所述的操作步骤以提供实例及 论述。可以不同于所说明序列的众多不同的序列来执行所描述的操作。此外，实际上可 以数个不同步骤来执行在单个操作步骤中所述的操作。另外，可组合在示范性实施例中 论述的一或多个操作步骤。应理解，在流程图中所说明的操作步骤可经受众多不同的修 改，如所属领域的技术人员将易于显而易见。所属领域的技术人员还将理解，可使用多 种不同技艺及技术中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁 波、磁场或磁粒子、光学场或光学粒子，或其任何组合来表示可遍及以上描述所引用的 数据、指令、命令、信息、信号、位、符号及码片。

提供对本发明的先前描述，以使任何所属领域的技术人员能够进行或使用本发明。 所属领域的技术人员将易于显而易见对本发明的各种修改，且在不脱离本发明的精神或 范围的情况下，本文所定义的一般原理可应用于其它变体。因此，本发明不欲限于本文 所述的实例及设计，而应符合与本文所揭示的原理及新颖特征一致的最广范围。