一种基于时序复用的FPGA资源优化方案

摘要

本发明涉及电子信息技术领域，具体是指一种基于时序复用的FPGA资源优化方案，本发明的技术方案在于，包括数据采集器和处理模块，所述数据采集器设置n路数据采集，还包括设置在数据采集器和处理模块之间的采集与时隙分配模块；本发明利用FPGA时序复用方法使多通道处理过程共用一套电路，通过采集与时隙分配，将FPGA的处理时钟提高四倍，达到节省资源的目的。优点在于：1、节约了资源的使用；2、节省了时间的占用；3、支持并行、串行处理模式；4、不需要占用额外的缓存。

说明书

技术领域

本发明涉及电子信息技术领域，具体是指一种基于时序复用的FPGA资源优化方案。

背景技术

一种基于FPGA实现多通道并行处理方法，即一种用于多路数据流的处理方法，以四输入为例，描述一种用于多路数据流的处理，其输入数据时序以及处理要求如下：

1.输入数据时序：数据流a，b，c和d四路数据以一倍时钟速率，用clk_1x表示，并行输入data_1，data_2，data_3和data_4通道并持续更新，如附图1所示，即在clk_1x的每个时钟上升沿到达时，data_1，data_2，data_3和data_4都有新的输入到达；即通道a，b，c和d都有新的输入到达；

2.处理要求：在clk_1x的每个时钟上升沿到达时，分别以a，b，c和d为参考，进行数据处理，即完成如图2所示的序列转换，其中每个单元格中的元素为参与处理的数据，且每个单元格中的第一个元素表示作为当前处理数据的参考数据；时刻与clk_1x时刻涵义相同。

针对上文所述的数据流时序和数据流处理要求，现有的处理过程主要有两类：并行处理和串行处理，分别描述如下：

一、串行处理，其处理结构如图3，包括依次连接的数据采集器1，时隙分配模块11，处理模块2，其处理时序如图4、5所示，以四倍时钟，以4clk_1x表示，作为一个大周期；每个大周期包括四个等分的相位，即每个相位为clk_1x，每一倍时钟周期为一个相位。将每一路输入数据按不同的相位取出，复制四份按时隙分配到图4对应的时序，输入到四个相同的数据串行连接的处理模块2，其处理时序工作状态示意图如图5所示，第一个大周期的第一个相位时，时隙分配模块11从入口读入a1，b1，c1，d1，将其分配至处理模块21进行以a1为参考的数据处理；第一个大周期的第二个相位时，时隙分配模块从入口读入a2，b2，c2，d2，将其分配至处理模块22进行以a2为参考的数据处理，同时模块1进行以b1为参考的数据处理；第一个大周期的第三个相位时，时隙分配模块从入口读入a3，b3，c3，d3，将其分配至处理模块23进行以a3为参考的处理，同时模块1进行以c1为参考的数据处理，模块2进行以b2为参考的数据处理；第一个大周期的第四个相位时，时隙分配模块从入口读入a4，b4，c4，d4，将其分配至处理模块24进行以a4为参考的处理，同时模块1进行以d1为参考的数据处理，模块2进行以c2为参考的数据处理，模块3进行以b3为参考的数据处理；第二个大周期的第一个相位时，时隙分配模块从入口读入a5，b5，c5，d5将其分配至处理模块21进行以a5为参考的数据处理；后续按照上述规律依次进行。该方案需要四个相同的计算模块，即计算资源消耗四份，但其四路处理耗时为单路处理耗时的四倍；

二、并行处理：其处理结构如图6所示，包括依次连接的数据采集器1，处理模块2，将每一路数据流复制为四路数据并调整连接顺序，输入到四个相同的数据并行的处理模块2，其处理时序如图7、8所示，以四输入为例，每个clk_1x相位到来，处理模块21的a，b，c和d四路数据读入a1，b1，c1，d1，以a1作为参考进行处理；处理模块22读入a1，b1，c1，d1，以b1作为参考进行处理；处理模块23读入a1，b1，c1，d1，以c1作为参考进行处理；处理模块24读入a1，b1，c1，d1，以d1作为参考进行处理；后续按此规律依次进行。该方法需要四个相同的计算模块，即计算资源消耗四份，但其同时四路处理耗时与单路处理耗时相同，因此称为并行处理,优点在于相较串行处理而言缩短了四倍处理时间，但消耗的计算资源为四份。

上述串、并行处理均需要四个相同的计算模块，即计算资源消耗四份。本申请人针对上述现有技术之缺失与不便之处，秉持着研究创新、精益求精之精神，利用其专业眼光和专业知识，研究出一种基于时序复用的FPGA资源优化方案。

发明内容

本发明的目的在于克服现有技术的不足，从而提供一种同时支持降低上述数据处理的处理时资源消耗和处理延迟的资源优化方案，即一种基于时序复用的FPGA资源优化方案。

本发明的技术方案在于，包括数据采集器和处理模块，所述数据采集器设置n路数据采集，

其特征是，还包括设置在数据采集器和处理模块之间的采集与时隙分配模块；

步骤1，采集与时隙分配模块将n路数据合成串行数据输入，生成与n路数据对应的N个时钟相位，

步骤2，再将此串行数据复制n份，n份串行数据按时隙分配到图11所示的时序；

步骤3，采集与时隙分配模块将FPGA的处理时钟速度由clk_1x提高至clk_nx，并且将连续的n个clk_nx相位分别分配至运算模块，进行串行或者并行的数据处理，其中第一个clk_nx相位进行以a1为参考的数据处理；第二个clk_nx相位进行以b1为参考的数据处理；第三个clk_nx相位进行以c1为参考的处理，第N个clk_nx相位进行以n1为参考的处理；

步骤4，后续的n路数据，按照步骤3进行循环处理。

由以上说明可以得到如下结论：n路处理的资源消耗为一个计算模块，n路处理的处理耗时与原方案的一路处理耗时相同。

本发明利用FPGA时序复用方法使多通道处理过程共用一套电路，通过采集与时隙分配，将FPGA的处理时钟提高四倍，达到节省资源的目的。优点在于：1、四路处理的资源消耗为一个计算模块；即硬件资源只需要消耗一份，节约了资源的使用；2、四路处理的处理耗时与原方案的单路处理耗时相同，节省了时间的占用；3、既能支持并行处理模式，也能支持串行处理模式；4、各时间节点完全无缝衔接，不需要占用额外的缓存。

附图说明

图1为现有技术四输入数据通道示意图。

图2为图1数据处理示意图。

图3为串行处理过程结构图。

图4为串行处理时序图。

图5为串行处理时序工作状态示意图。

图6为并行处理过程结构图。

图7为并行处理时序图。

图8为并行处理时序工作状态示意图。

图9为本发明处理过程结构图。

图10为本发明处理时序图。

图11为本发明处理时序工作状态示意图。

图12为时隙分配原理图。

具体实施方式

下面结合附图9至12对本发明的优选实施例作进一步说明，以四路数据采集为例，本发明包括数据采集器1和处理模块2，所述数据采集器1设置四路数据采集，还包括设置在数据采集器1和处理模块3之间的采集与时隙分配模块3；

步骤1，采集与时隙分配模块3将四路数据a，b，c，d合成串行数据输入，参见附图10至11的“data_in”，生成与四路数据对应的0至3，共计四个时钟相位，参见附图10至11的“cnt”，

步骤2，再将此串行数据复制四份，四份串行数据按时隙分配到图11所示的时序；

步骤3，采集与时隙分配模块3将FPGA的处理时钟速度由clk_1x提高至clk_nx，并且将连续的四个clk_nx相位分别分配至运算模块2，进行串行或者并行的数据处理，串行处理或并行处理模式的选择为初始设定，其处理过程如图9至12所示，其中第一个clk_4x相位进行以a1为参考的数据处理；第二个clk_4x相位进行以b1为参考的数据处理；第三个clk_4x相位进行以c1为参考的处理，第四个clk_4x相位进行以d1为参考的处理；

步骤4，后续的四路数据，按照步骤3进行循环处理。

特别地，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，例如，三路输入，或者五路输入，只需相应地改变FPGA的处理时钟速度为clk_3x或者clk_5x即可，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

由以上说明可以得到如下结论：四路处理的资源消耗为一个计算模块，四路处理的处理耗时与现有技术中单路处理耗时相同，从而节省了。本发明的局限性在于，必须应用于输入时钟速率相对较低的场景，即时钟速率要求处理时钟倍频以后仍能满足所选FPGA器件的时序要求。