一种用于TIADC系统时钟失配误差的校准模块及其校准方法

摘要

本发明公布了一种用于TIADC时钟失配误差的校准模块及其校准方法，其特征包括延时模块、减法器模块、时钟采样模块、误差判断模块以及可变延时线模块；以第1个子通道ADC的采样时钟信号作为参考时钟信号，在其余M-1个子通道ADC的采样时钟信号和M-1个子通道ADC的采样保持电路之间分别设置有一个时钟校准模块；从而由M-1个时钟校准模块构成校准模块。本发明适用于任意通道数的TIADC系统校准且适用于整个Nyquist采样频率以内的信号，能简单的获得各通道的时钟失配误差并进行高效的补偿，从而以较小的硬件开销快速准确地实现TIADC的时钟失配误差校准。

说明书

技术领域

本发明涉及模拟数字转换领域，更具体地说是一种多通道时间交织模数转换器时钟失配 误差校准模块及其校准方法。

背景技术

随着数字信号处理技术在医疗仪器、通信、消费电子等领域的广泛应用，作为连接模拟 世界和数字世界之间桥梁的模数转换器显得尤其重要。然而随着深亚微米CMOS工艺向更低 电源电压、更小特征尺寸方向发展将使采用传统结构的高精度、高速模数转换器的设计变得 越发困难。

多通道时间交叉模数转换器通过并行采集技术可以突破工艺因素带来的限制，使模数转 换器的速度成倍的提高，但由于制造过程中工艺的偏差，时间交织ADC的各个子通道间存在 各种各样的失配,这些失配会大大降低了ADC的性能。

通道间误差主要包括失调误差、增益误差、时钟失配误差三种。通过调研已有的许多校 准算法，不难发现对于失调误差和增益误差的校准已有一定的研究，而对于时间误差的校准， 由于其检测的复杂性，使其校准相对困难，已成为当今研究的重点。

在校准时钟失配误差方面，已有多种方法被提出。S.Jamal和D.Fu等人提出的基于相关 运算(correlation-basedalgorithms)对时钟失配误差进行校准(A10-b120-Msample/s time-interleavedanalog-to-digitalconverterwithdigitalbackgroundcalibration)，然而这种方案只 适用于两通道的TIADC，无法向更多通道甚至任意通道扩展。Chung-YiWang和Jieh-Tsorng Wu等人提出在通道之间做过零检测来提取通道间的时钟失配误差(“ABackground Timing-SkewCalibrationTechniqueforTime-InterleavedAnalog-to-DigitalConverters”Chung-Yi Wang,StudentMember,IEEE,andJieh-TsorngWu,Member,IEEE)，然而这种方案对于输入信 号的频率有限制，高频情况下校准效果不理想。RogerPetigny和HugoGicquel等人提出增加 一个与TIADC子通道精度相似的的参考通道来进行校准(“BackgroundTimeSkewCalibration forTime-InterleavedADCUsingPhaseDetectionMethod”)，然而这种方案对于参考通道的要 求比较高，硬件消耗较高。ArashShahmansoori等人提出采用DTFT滤波对时钟失配误差进行 校准(“Consecutiveadaptiveblindestimationoftimingoffsetsforarbitrarychannel time-interleavedADCs”)，但这种方案只能对各通道的时钟失配误差进行依次校准，校准速率 较低。目前已有的方法都存在着不足。

发明内容

本发明为了克服现有技术存在的不足之处，提供一种用于TIADC时钟失配误差的校准 模块及其校准方法，以期能够适用于任意通道数的TIADC系统校准且适用于整个Nyquist采 样频率以内的信号校准，并能对各通道的时钟失配误差进行高效的补偿，从而以较小的硬件 开销快速准确地实现TIADC的时钟失配误差校准。

本发明为解决技术问题采用如下技术方案：

本发明一种用于TIADC系统时钟失配误差的校准模块，所述TIADC系统是由模数转换 模块和数据复合模块构成，所述模数转换模块是由M个采样保持电路和M个子通道ADC组 成；所述M个采样保持电路分别由M个采样时钟信号进行控制；所述M个采样时钟信号是 由所述TIADC系统的采样时钟通过分频器分频获得的；单个子通道ADC的采样时钟周期是 所述TIADC系统的采样时钟周期的M倍；其特点是：

以第1个子通道ADC的采样时钟信号clk1作为参考时钟信号，在其余M-1个子通道 ADC的采样时钟信号和M-1个子通道ADC的采样保持电路之间分别设置有一个时钟校准模 块；从而由M-1个时钟校准模块构成校准模块；

所述M-1个时钟校准模块中的第i-1个时钟校准模块是由第i-1个延时模块、第i-1个 减法器模块、第2i-3个和第2(i-1)个时钟采样模块、第i-1个误差判断模块和第i-1个可变 延时线模块组成；2≤i≤M；

所述第i-1个延时模块是将所述参考时钟信号clk1延时i-1次系统的采样时钟周期后，获 得第i-1个延时信号clk1_delayi；所述第i-1个延时信号clk1_delayi与第i子通道ADC的理 想采样时钟信号对齐；

所述第i-1个减法器模块是将所述第i-1个延时信号clk1_delayi与第i个采样时钟信号 clki做减法运算后，获得第i-1个输出信号outi；

所述第2i-3和第2(i-1)个时钟采样模块是利用所述第i-1个延时信号clk1_delayi与第i 个采样时钟信号clki分别对所述第i-1个输出信号outi进行采样，获得的采样输出信号outi1 和outii传递给所述第i-1个误差判断模块；

所述第i-1个误差判断模块对所述采样输出信号outi1和outii进行对比，判断第i个子通 道ADC的时钟失配误差正负情况，从而获得第i-1个判断信号choosei；

所述第i-1个可变延时线模块根据所述第i-1个判断信号choosei采用可变延时线的控制 方式对第i个采样时钟信号clki的时钟失配误差进行补偿；从而获得第i个子通道ADC的校准 信号clki_out；

所述校准模块将M-1个子通道ADC的校准信号依次输出给所述模数转换模块；

所述模数转换模块根据所接收的参考时钟信号clk1和M-1个子通道ADC的校准信号对 模拟输入信号X(t)进行采样，从而获得M个子通道ADC的输出结果；

所述数据复合模块将所述模数转换模块的M个输出结果进行合并，从而获得一路数字输 出信号Y(n)。

本发明一种用于TIADC系统时钟失配误差的校准方法的特点是按如下步骤进行：

步骤1、定义所述TIADC系统的采样时钟为clk，所述采样时钟clk的时钟周期为Ts， 通过分频器对所述采样时钟clk进行分频后，获得的M个时钟信号分别为clk1、 clk2…clki…clkM，即：

所述第1个子通道ADC的采样时钟为clk1；

所述第2个子通道ADC的采样时钟为clk2；

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所述第i个子通道ADC的采样时钟为clki；

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所述第M个子通道ADC的采样时钟为clkM；

步骤2、对所述第1个子通道ADC的采样时钟clk1分别进行i-1次时钟周期Ts的延时， 2≤i≤M，从而获得M-1个延时信号分别为：

第1个延时信号为clk1_delay2；

第2个延时信号为clk1_delay3；

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第i-1个延时信号为clk1_delayi；

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第M-1个延时信号为clk1_delayM；

步骤3、将所述第1个延时信号clk1_delay2与所述第2个子通道ADC的采样时钟clk2进 行减法运算的输出为out2；

将所述第2个延时信号clk1_delay3与所述第3个子通道ADC的采样时钟clk3进行减法 运算的输出为out3；

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将所述第i-1个延时信号clk1_delayi与所述第i个子通道ADC的采样时钟clki进行减 法运算的输出为outi；

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将所述第M-1个延时信号clk1_delayM与所述第M个子通道ADC的采样时钟clkM进 行减法运算的输出为outM；

步骤4、将所述第1个延时信号和所述第2个子通道ADC的采样时钟clk2对所述减法 运算的输出out2进行时钟采样，获得的结果为out21和out22；

将所述第2个延时信号和所述第3个子通道ADC的采样时钟clk3对所述减法运算的输 出out3进行时钟采样，获得的结果为out31和out33；

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将所述第i-1个延时信号和所述第i个子通道ADC的采样时钟clki对所述减法运算的 输出outi进行时钟采样，获得的结果为outi1和outii；

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将所述第M-1个延时信号和所述第M个子通道ADC的采样时钟clkM对所述减法运算 的输出outM进行时钟采样，获得的结果为outM1和outMM；

步骤5、将所述第2i-3个和第2(i-1)个时钟采样输出结果outi1和outii进行对比，判断 所述第i个子通道ADC的采样时钟clki是否存在时钟失配误差，

若outi1＝1且outii＝0，则表示所述第i个子通道ADC的采样时钟clki存在正时钟失配误 差，并输出choosei＝1；

若outi1＝0且outii＝-1，则表示所述第i个子通道ADC的采样时钟clki存在负时钟失配误 差，并输出choosei＝-1；

若outi1＝0且outii＝0，则表示所述第i个子通道ADC的采样时钟clki不存在时钟失配误 差，并输出choosei＝0；

步骤6、若choosei＝1，则将所述第i个子通道ADC的采样时钟clki减去一个单位延时后 输出校准信号clki_out；

若choosei＝-1，则将所述第i个子通道ADC的采样时钟clki增加一个单位延时后输出校 准信号clki_out；

若choosei＝0，则保持所述第i个子通道ADC的采样时钟clki并直接输出；从而获得更 新的M-1个采样时钟信号；

步骤7、以所述参考信号clk1和更新的M-1个采样时钟信号作为新的M个时钟信号，并 返回步骤1顺序执行，从而实现所述TIADC系统时钟失配误差的校准。

与已有技术相比，本发明有益效果体现在：

1、本发明校准方法简单，仅通过延时模块、减法器模块、时钟采样模块即可估计出时钟 失配误差的正负情况，无需复杂的乘法器模块，具有计算复杂度低，易于硬件实现，硬件资 源消耗少的优点；

2、传统TIADC的时钟失配误差校准通常是用各子通道ADC的输出估计出时钟失配误 差，再通过数字的方法对各子通道ADC的输出进行补偿或者是通过模拟的方法对各子通道 ADC的输入时钟进行补偿。而本发明的校准方法直接对各时钟进行校准，再用校准后的时钟 对各子通道ADC进行采样，校准效果好，校准速率快；

3、本发明的校准方法的误差估计和补偿都是在时钟上进行，因此校准算法对输入信号的 频率没有特殊要求，可以对整个Nyquist采样频率以内的信号进行有效校准，且校准效果良 好，具有适用范围广的特点；

4、传统的一些校准方法只能对各通道的时钟失配误差依次进行校准，并不能同时校准。 而本校准方法通过对第1子通道ADC的时钟进行分别延时，从而能够同时对各通道的时钟失 配误差进行校准，这样大大的提升了校准速率；

5、传统的一些校准方法在各通道ADC输出几十万个周期甚至几百万个周期之后才能估计 出时钟失配误差，收敛速度慢，这大大影响了整个校准速率。而本校准方法只需要几个子通 道时钟周期就能够估计出时钟失配误差正负情况，校准速率快。

附图说明

图1a是已有的TIADC原理框图；

图1b是已有的M通道TIADC的采样时钟图；

图2是本发明在M通道TIADC应用场合的校准框图；

图3是本发明中时钟失配误差校准原理图；

图4是已有的TIADC的理想时钟信号示意图；

图5a是存在正时钟失配误差时，对第1通道的采样时钟信号延时i-1次系统时钟周期后 的情况图；

图5b是存在负时钟失配误差时，对第1通道的采样时钟信号延时i-1次系统时钟周期后 的情况图；

图6a是存在正时钟失配误差时，减法运算的输出图；

图6b是存在负时钟失配误差时，减法运算的输出图；

图7a是存在正时钟失配误差时，两个时钟采样模块的结果图；

图7b是存在负时钟失配误差时，两个时钟采样模块的结果图；

图8是已有的可变延时线模块补偿原理图；

图9本发明在四通道TIADC应用场合的校准框图；

图10a是本发明在输入信号的归一化频率为0.13时，四通道TIADC未校准前的输出信 号频谱图；

图10b是本发明在输入信号的归一化频率为0.13时，四通道TIADC经校准后的输出信 号频谱图；

图11a是本发明在输入信号的归一化频率为0.48时，四通道TIADC未校准前的输出信 号频谱图；

图11b是本发明在输入信号的归一化频率为0.48时，四通道TIADC经校准后的输出信 号频谱图。

具体实施方式

本实施例中，一种用于TIADC系统时钟失配误差的校准模块中的TIADC系统是由模数 转换模块和数据复合模块构成，如图1a所示，其中，模数转换模块是由M个采样保持电路 和M个子通道ADC组成；M个采样保持电路分别由M个采样时钟信号进行控制；如图1b 所示，M个采样时钟信号是由TIADC系统的采样时钟clk通过分频器分频获得的；单个子通 道ADC的采样时钟周期是TIADC系统的采样时钟周期的M倍；

以第1个子通道ADC的采样时钟信号clk1作为参考时钟信号，对其余M-1个子通道 ADC的采样时钟信号进行校准，在除第1个子通道ADC以外的M-1个采样时钟信号，即在 其余M-1个子通道ADC的采样时钟信号和M-1个子通道ADC的采样保持电路之间分别设 置有一个时钟校准模块；从而由M-1个时钟校准模块构成校准模块，如图2所示；

M-1个时钟校准模块中的第i-1个时钟校准模块是由第i-1个延时模块、第i-1个减法 器模块、第2i-3个和第2(i-1)个时钟采样模块、第i-1个误差判断模块和第i-1个可变延时 线模块组成；2≤i≤M；从而使得M-1个时钟校准模块中包含M-1个延时模块、M-1个减 法器模块、2(M-1)个时钟采样模块、M-1个误差判断模块和M-1个可变延时线模块组成， 如图3所示；

第i-1个延时模块是将参考时钟信号clk1延时i-1次系统的采样时钟周期后，获得第i-1 个延时信号clk1_delayi；第i-1个延时信号clk1_delayi与第i子通道ADC的理想采样时钟信 号对齐，参考时钟信号clk1和第i个子通道的理想采样时钟clki如图4所示，当第i个子通道 采样时钟信号clki存在时钟失配误差时，对第1通道的采样时钟信号延时i-1次系统时钟周期 后的情况如图5a和图5b所示；

第i-1个减法器模块是将第i-1个延时信号clk1_delayi与第i个采样时钟信号clki做减 法运算后，获得第i-1个输出信号outi，如图6a和图6b所示；

第2i-3和第2(i-1)个时钟采样模块是利用第i-1个延时信号clk1_delayi与第i个采样时 钟信号clki分别对第i-1个输出信号outi进行采样，获得的采样输出信号outi1和outii，如图 7a和图7b所示；

第i-1个误差判断模块对采样输出信号outi1和outii进行对比，判断第i个子通道ADC 的时钟失配误差正负情况，从而获得第i-1个判断信号choosei；

第i-1个可变延时线模块根据第i-1个判断信号choosei采用可变延时线的控制方式对第 i个采样时钟信号clki的时钟失配误差进行补偿；从而获得第i个子通道ADC的校准信号 clki_out；

校准模块将M-1个子通道ADC的校准信号依次输出给模数转换模块；

模数转换模块根据所接收的参考时钟信号clk1和M-1个子通道ADC的校准信号对模拟 输入信号X(t)进行采样，从而获得M个子通道ADC的输出结果；

数据复合模块将模数转换模块的M个输出结果进行合并，从而获得一路数字输出信号 Y(n)。

本实施例中，将本发明应用在4通道，采样速率1GHz的TIADC为例，构成TIADC的 通道数M＝4，采样速率Fs＝1GHz，各个子通道的采样速率为F_sub＝F_s/4＝250MHz，校准算法 框图如图9所示；

以第1个子通道ADC的时钟信号clk1作为参考时钟，其他通道的时钟信号作为待校准 通道的时钟信号。对clk1延时i-1次系统的采样时钟周期后，获得clk1_delayi，再用 clk1_delayi与第i个子通道ADC的采样时钟clki做减法运算，获得输出信号outi，再利用 clk1_delayi与clki分别对outi进行采样，获得采样输出信号outi1和outii，对比采样输出信号 的不同从而估计该通道的时钟失配误差正负情况，获得判断信号choosei，最后通过choosei控 制可变延时线达到校准clki的时钟失配误差的效果；具体是按如下步骤进行：

步骤1、定义TIADC系统的采样时钟为clk，采样时钟clk的时钟周期为Ts，通过分频 器对采样时钟clk进行分频后，获得的M个时钟信号分别为clk1、clk2…clki…clkM，即：

第1个子通道ADC的采样时钟为clk1；

第2个子通道ADC的采样时钟为clk2；

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第i个子通道ADC的采样时钟为clki；

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第M个子通道ADC的采样时钟为clkM；

步骤2、对第1个子通道ADC的采样时钟clk1分别进行i-1次时钟周期Ts的延时， 2≤i≤M，从而获得M-1个延时信号分别为：

第1个延时信号为clk1_delay2；

第2个延时信号为clk1_delay3；

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第i-1个延时信号为clk1_delayi；

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第M-1个延时信号为clk1_delayM；

步骤3、将第1个延时信号clk1_delay2与第2个子通道ADC的采样时钟clk2进行减法 运算的输出为out2；

将第2个延时信号clk1_delay3与第3个子通道ADC的采样时钟clk3进行减法运算的输 出为out3；

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将第i-1个延时信号clk1_delayi与第i个子通道ADC的采样时钟clki进行减法运算的 输出为outi；

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将第M-1个延时信号clk1_delayM与第M个子通道ADC的采样时钟clkM进行减法运 算的输出为outM；

步骤4、将第1个延时信号和第2个子通道ADC的采样时钟clk2对减法运算的输出out2 进行时钟采样，获得的结果为out21和out22；

将第2个延时信号和第3个子通道ADC的采样时钟clk3对减法运算的输出out3进行时 钟采样，获得的结果为out31和out33；

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将第i-1个延时信号和第i个子通道ADC的采样时钟clki对减法运算的输出outi进行 时钟采样，获得的结果为outi1和outii；

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将第M-1个延时信号和第M个子通道ADC的采样时钟clkM对减法运算的输出outM 进行时钟采样，获得的结果为outM1和outMM；

步骤5、将第2i-3个和第2(i-1)个时钟采样输出结果outi1和outii进行对比，判断第i个 子通道ADC的采样时钟clki是否存在时钟失配误差，

若outi1＝1且outii＝0，则表示第i个子通道ADC的采样时钟clki存在正时钟失配误差，并 输出choosei＝1；

若outi1＝0且outii＝-1，则表示第i个子通道ADC的采样时钟clki存在负时钟失配误差， 并输出choosei＝-1；

若outi1＝0且outii＝0，则表示第i个子通道ADC的采样时钟clki不存在时钟失配误差， 并输出choosei＝0；

步骤6、利用choosei控制第i-1个可变延时线，通过改变反相器nmos管的源级电压 从而改变反相器的输入与输出之间的延时，如图8所示，单位延时由时钟满足TIADC的最大 抖动时间来计算。令0≤V₁＜V₂≤V_DD，最初可变延时线中间某处开关k_L(1≤L≤n)处 于闭合状态，其余处开关处于断开状态，即始终只有一处开关处于闭合状态，当choosei＝1时， 开关闭合处移至k_L-1处，即第i个子通道ADC的采样时钟clki减少一个单位延时后输出校 准信号clki_out；当choosei＝-1时，开关闭合处移至k_L+1处，即i个子通道ADC的采样时 钟clki增加一个单位延时后输出校准信号clki_out；；当choosei＝0时，开关闭合处移保持不 变；每隔固定时间开关判断一次，保持第i个子通道ADC的采样时钟clki并直接输出；最终 使校准后的输出时钟clki_out逼近理想时钟；从而获得更新后的M-1个采样时钟信号；

步骤7、以参考信号clk1和更新的M-1个采样时钟信号作为新的M个时钟信号，并返回 步骤1顺序执行，从而实现TIADC系统时钟失配误差的校准。

图11a是所实施例输入信号归一化频率为0.48的系统未经校准前的输出信号频谱图，可 以看出，有时间失配造成的杂散频谱存在。

图11b是所实施例输入信号归一化频率为0.48的系统经过校准后的输出信号频谱图，可 以看出，时间失配造成的杂散频谱已被消除，系统性能得到了明显的提高。

图10a和图10b是所实施例系统的输入信号归一化频率在0.13和0.48时校准前后的输 出频谱图，可以看出该系统对整个Nyquist采样频率以内的信号都可以实现校准，具有很广 的使用性。