一种采用低分辨率DAC电容阵列的SAR ADC及其使用方法

摘要

本发明公开了一种采用低分辨率DAC电容阵列的SAR？ADC及其使用方法，ADC包括两个DAC阵列、三个前置放大器、五个比较器和SAR控制逻辑电路，其中两个DAC阵列之间采用内插结构，与现有技术比较，在相邻的两个预放大器之间，各插入一个内插比较器，这样，电容数模阵列的数目可以被减小。本发明给多比特/周期SAR？ADC提供一种权衡带宽和分辨率的解决方案，本发明的优点是对于高精度的SAR？ADC的设计可以避免大尺寸的DAC阵列的使用，使得电容DAC阵列只需要满足热噪声的抑制需求。

说明书

技术领域

本发明属于模数转换集成电路领域，尤其涉及一种采用低分辨率DAC电容阵列的SARADC。

背景技术

由于高质量多媒体以及高速通信的需求在增长，数模转换器（ADC）的设计正在朝着高精度，高采样率以及低功耗的方面发展。其中，低功耗的设计对于便携式设备尤为重要。IEEE802.11标准也正向着更高带宽，更大的信噪比（SNR）需求制定。随着先进的CMOS工艺的出现（65nm，40nm，28nm等等），低功耗高性能的模数转换器（ADC）具有了可实现性。

由于采样与保持依赖于高性能的运算放大器，随着CMOS工艺晶体管的沟道长度越来越小，流水线型模数转换器（PipelinedADC）越来越不适合于低功耗模数转换器（ADC）的设计。虽然，有一些技术用于克服传统大功耗运算放大器的使用，但是附加的校准算法增加了电路设计的复杂度以及消耗了较大的芯片面积。另外一面，与逐次逼近型（SAR）模数转换器相比较，经过优化的流水线型模数转换器的功耗依然较大。

逐次逼近型模数转换器（SARADC）是一种公认的低功耗的ADC结构。之前的一些有关文献表明，SARADC的功耗主要分布于数模转换（DAC）阵列。可是，随着数模转换（DAC）电容阵列的尺寸越来越小，数字逻辑电路的动态功耗开始突显出来。基于SARADC是有可能实现高采样率高精度的。可是，当前的高分辨率（>10bit）的SARADC正在接近于200MS/s（基于CMOS65nm或者40nm）的速度极限。为了取得更高采样率的SARADC，控制逻辑必须被优化以缩短比较器的输出到数模阵列（DACArray）的时延。

如果使用传统1比特/周期的SARADC结构，很难设计更高速的高分辨率ADC，因为，对于一个N比特的SARADC来说，需要N个比较周期。因此，本发明基于多比特/周期SARADC结构。与传统的多比特/周期SARADC结构不同的是，本发明避免使用多个高分辨率的电容数模阵列。对于之前关于2比特/周期的SARADC的设计，梯型电阻被用于数模阵列的设计。或者，使用多个高精度的电容型数模阵列，这使得2比特/周期的SARADC的整个数模转换阵列的总尺寸是传统1比特/周期SARADC结构的3倍，这样的设计减小了输入信号带宽以及增大了系统功耗，如图1所示。使用分裂型电容数模阵列可以减小电容阵列以及开关电容的功耗，可是，这提高了电容阵列的匹配要求以及电路版图的复杂性。

发明内容

本发明的目的在于克服现有技术的不足，提供一种权衡带宽和分辨率的采用低分辨率DAC电容阵列的SARADC，对于高精度的SARADC的设计可以避免大尺寸的DAC阵列的使用，使得电容DAC阵列只需要满足热噪声的抑制需求：具体地，采用低分辨率的DAC以及在相邻的两个前置放大器之间各内插比较器的方式实现高采样率、高分辨率的SARADC，并且采用低分辨率的DAC避免增大了电容模数阵列，通过内插的形式与现有技术相比减少了一个DAC，因此大大减小了系统整体功耗和芯片面积。

本发明的目的是通过以下技术方案来实现的：一种采用低分辨率DAC电容阵列的SARADC，包括三个前置放大器、三个比较器和SAR控制逻辑电路，它还包括两个DAC阵列、两个比较器；其中，第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端分别与第一比较器和第二比较器连接，第二前置放大器的输出端分别与第二比较器、第三比较器和第四比较器连接，第三前置放大器的输出端分别与第四比较器和第五比较器连接，第一比较器、第二比较器、第三比较器、第四比较器和第五比较器的输出端与SAR控制逻辑电路连接，SAR控制逻辑电路的DAC控制端分别与第一DAC阵列和第二DAC阵列连接，SAR控制逻辑电路的比较器输出端分别与第一比较器、第二比较器、第三比较器、第四比较器和第五比较器连接，SAR控制逻辑电路的数据输出端输出数据。

一种采用低分辨率DAC电容阵列的SARADC还包括一个用于异步逻辑控制的外围电路，所述的外围电路是一个带有使能信号的振荡环路；所述的外围电路包括时钟缓存器、与非门电路、移位寄存器、输出寄存器和准备信号发生器，所述的移位寄存器是基于状态机的移位寄存器；时钟缓冲器的输入端接收使能信号clk_ext，时钟缓冲器的第一输出端输出使能信号clk_i至与非门电路的其中一个输入端，时钟缓冲器的第二输出端与移位寄存器的时钟信号输入端连接，与非门电路的输出端输出触发信号clk_c至比较器，比较器的输出端分别与准备信号发生器、SAR控制逻辑电路和输出寄存器连接，准备信号发生器的第一输出端输出准备信号rd至与非门电路的另外一个输入端，准备信号发生器的第二输出端输出复位信号clk_s至移位寄存器，准备信号发生器的第三输出端与SAR控制逻辑电路连接，移位寄存器的第一输出端输出状态信号S1~S5至SAR控制逻辑电路，移位寄存器的第二输出端和第三输出端还分别与输出寄存器和准备信号发生器连接，SAR控制逻辑电路的控制信号输出端与DAC阵列连接，输出寄存器的信号输出端输出结果。

所述的移位寄存器包括六个D触发器和五个反相器组，所述的反相器组包括两个非门电路和一个与非门电路；每个D触发器的复位端Set接收来自准备信号发生器的复位信号clk_s，每个D触发器的时钟端Clk接收来自时钟缓存器的触发信号clk_c，第一D触发器的D输入端接收来自外部的VDD电源，第一D触发器至第五D触发器的Q输出端依次与下一个D触发器的D输入端连接，第六D触发器的Q输出端输出校准相的指示信号S_cal，同时第一D触发器至第五D触发器的Q输出端依次与第一反相器组至第五反相器组中的与非门电路的其中一个输入端连接，第二D触发器至第六D触发器的Q输出端依次通过第一反相器组至第五反相器组中的其中一个非门电路与与非门电路的另外一个输入端连接，第一反相器组至第五反相器组中的与非门电路的输出端通过另外一个非门电路输出状态信号S1~S5。

所述的比较器包括一个失调电压校准模块，所述的失调电压校准模块包括失调电压反馈环路；在每一次模数转换完成之后，比较器根据移位寄存器生成的指示信号S_cal激活失调电压反馈环路，进行失调电压校准。

所述的SAR控制逻辑电路包括与一个连接在悬空点的具有微弱驱动能力的锁存器。

所述的振荡环路还包括一个可编程延时线。

一种采用低分辨率DAC电容阵列的SARADC的使用方法，它包括以下采样步骤和比较步骤，所述的采样步骤包括：在采样步骤，三个前置放大器的输入端连接共模电压，两个DAC阵列的地板跟随输入信号；

所述的比较步骤包括五个比较周期，包括以下子步骤：

S1：在前四个比较周期，第一比较器、第三比较器和第五比较器进行工作，此时第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端与第一比较器连接，第二前置放大器的输出端与第三比较器连接，第三前置放大器的输出端与第五比较器连接，第一比较器、第三比较器和第五比较器的输出端输出数字信号；

S2：在第五个比较周期，第二比较器、第三比较器和第四比较器进行工作，此时第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端与第二比较器连接，第二前置放大器的输出端与第三比较器连接，第三前置放大器的输出端与第四比较器连接，第二比较器、第三比较器和第四比较器的输出端输出数字信号。

在每一次比较周期中，DAC阵列的阈值电压会被重新设置，设置的阈值根据上一次的比较结果决定。

在每一次比较周期中，3个比较器输出的数字信号分别控制DAC阵列中相同大小的电容。

本发明的有益效果是：

（1）本发明只需要采用低分辨率的DAC以及在相邻的两个前置放大器之间各内插比较器的方式实现系统高分辨率的要求，例如，如果M为内插比特数目，那么，电容数模阵列的分辨率只需要N-M比特（N为ADC系统分辨率）；

并且采用低分辨率的DAC避免增大了电容模数阵列，通过内插的形式与现有技术相比，减少了一个DAC，因此大大减小了系统整体功耗和芯片面积；

并且采用本发明的方法就可以实现现有技术中高分辨率ADC的要求。

（2）本发明采用了异步逻辑控制的方式，进一步缩短转换时间（即发明内容中的比较步骤的比较时间），同时也避免了高频的转换时间的采用；

另外，由于采用异步转换时钟，每个比较周期分配的时间不需要满足最长比较时间的要求；

而且，传统的SAR逻辑对于从比较器输出到DAC阵列底板的延时总是较大（至少一个D触发器的延时），而在本发明中，采用基于状态机的SAR控制逻辑，其延时只有2个传输门延时的大小，尤其是当比较周期为500ps时，从比较器的输出到DAC阵列的延时是可观的，其中最主要的时延在于D触发器的时延；这是对高速的SARADC非常重要的。

（3）本发明的比较器还采用了失调电压校准模块，在每一次比较完成之后均进行一次失调电压，使得电路更加稳定可靠。

（4）本发明的SAR控制逻辑电路还包括一个具有微弱驱动能力的锁存器连接在悬空点，以防止漏电或者耦合而导致的逻辑错误。

（5）本发明的振荡环路中插入一个可编程延时线，这样可以满足不同的比较时间的要求。

（6）在每一次比较周期中，DAC阵列的阈值电压会被重新设置，设置的阈值根据上一次的比较结果决定：比如当输入信号和阈值信号非常接近导致亚稳态比较出现时，亚稳态检测器电路就会一段时间后复位本次比较，以继续下一次比较。

（7）本发明的3个比较器输出的数字信号分别控制DAC阵列中相同大小的电容，因此与现有技术相比，这里不需要2比特的编码模块。

附图说明

图1为对比文件结构方框图；

图2为本发明电路框图；

图3为本发明包括外围电路的电路框图；

图4为本发明的方法流程实施例的前四周期示意图；

图5为本发明的方法流程实施例的第五周期示意图；

图6为本发明SARADC的时序波形图；

图7为基于状态机的移位寄存器的电路图；

图8为本发明SAR控制逻辑电路电路图；

图9为带有失调电压校准的比较器电路图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案：

本实施例为2比特/周期SARADC的结构，其中采用了2比特的内插以及8比特的电容数模阵列，因此，该ADC可以获得10比特分辨率，即实现了采用低分辨率的DAC电容阵列实现高分辨率的SARADC。

如图2所示，本实施例由2个8比特的DAC阵列，3个前置放大器，5个比较器以及SAR控制逻辑构成。两个DAC阵列之间采用内插结构，与传统的2比特/周期SARADC结构相比，可以减小一个DAC阵列。图2中二进制DAC阵列的C1:C2:C3:C4的比例为64:16:4:1，一个电容DAC阵列由256个单元电容构成。在采样期间，3个前置放大器的输入端全部连接共模电压，电容DAC阵列的底板跟随输入信号。在转换期间，前4个转换周期，前置放大器后面的3个比较器作为一个2比特的flashADC工作。在第5个（最后一个）转换周期，内插的2个比较器加上中间1个比较器构成一个新的2-比特flashADC。

图4和图5具体阐述了本发明所涉及的SARADC的操作过程。假设输入一个550.5LSB大小的模拟直流信号，输出的码字为1000100110。

前4个比较周期的操作如图4所示，紧接着3个前置放大器的3个比较器分别工作，像一个2比特的flashADC。图5展示了最后一个比较周期，由两个内插比较器和中间比较器构成一个2比特flashADC。在每一个比较周期中，DAC阵列的阈值电压都会被重新设置，设置的阈值根据上一次比较结果。此外，3个比较器输出的数字信号分别控制DAC阵列中相同大小的电容，因此，这里不需要2比特的编码模块。

有关SARADC的异步逻辑控制电路的系统框图如图3所示。现有的文献已经证明，采用异步控制逻辑会使得整个SARADC的比较时间大大缩短，这对于高速的SARADC非常重要。本质上讲，本发明所设计的异步控制电路是一个带有使能信号的振荡环路。

在图3中，当使能信号‘clk_i’为高电平时，比较器将从复位状态（clk_i=1，rd=1）被唤醒（clk_c=0）,并且开始第一次比较。当比较器产生结果之后，数据准备信号rd就会输出0来表示本次比较的结束。如果输入信号和阈值信号非常接近导致亚稳态比较出现时，亚稳态检测器电路就会一段时间后复位本次比较，以继续下一次比较。此外，在振荡环路中插入一个可编程延时线，这样可以满足不同的比较时间的要求。

异步控制时序如图6所示，由采样相Sampling，转换相comp,state和失调校准相OffetCal构成。Clk_s信号的脉冲宽度通过延时单元来调节，并且脉冲的宽度作为采样时间。信号clk_s的下降沿将会触发第一次比较，也就是clk_c的第一次上升沿。当比较结果产生时，准备信号rd将会变为高电平以指示一次比较的完成。因为clk_c和rd信号在振荡环路中，所以clk_c和rd将会被复位以准备下一次比较。在每一次比较中，移位寄存器将会产生相应的状态信号以控制相对应的DAC阵列的控制开关。在每一次模数转换完成之后，所有的比较器将进行失调电压校准，校准所用时间大概约等于一个转换周期。

图7展示了基于状态机的移位寄存器。clk_s为复位信号，clk_c为移位寄存器的触发信号。S1~S5分别为5次比较的状态信号。S_cal是校准相的指示信号。传统的SAR逻辑对于从比较器输出到DAC阵列底板的延时总是较大（至少一个D触发器的延时）。在本发明中，控制逻辑经过优化之后，其延时只有2个传输门延时的大小。由于本发明采用异步控制逻辑，控制逻辑开关受准备信号rd触发开启。本发明所提出的控制逻辑受控于基于状态机的移位寄存器，所产生的状态信号在每一次比较的准备信号rd产生之前，会选通相应的DAC阵列。

SAR控制逻辑电路如图8所示。当系统工作在采样相Sampling时，信号clk_s断开了控制逻辑电路，这样，DAC阵列的底板就连接到输入信号端。比较器的输出负载为一个锁存器。在状态Sx时（Sx=1），当rd信号为1时，电容Cx上将会被建立电平（以及相应的电容Cx-1上会被预设置阈值电压）。另外，一个具有微弱驱动能力的锁存器连接在悬空点以防止漏电或者耦合而导致的逻辑错误。

比较器（带有后台失调电压校准）的电路图如图9所示。当信号S_cal为高时，失调电压反馈环路被激活。当Φc=1时，比较器开始工作，反之，比较器复位。